CN116504829A - 一种多层场板的ldmos器件结构及其制作方法 - Google Patents

一种多层场板的ldmos器件结构及其制作方法 Download PDF

Info

Publication number
CN116504829A
CN116504829A CN202210169185.3A CN202210169185A CN116504829A CN 116504829 A CN116504829 A CN 116504829A CN 202210169185 A CN202210169185 A CN 202210169185A CN 116504829 A CN116504829 A CN 116504829A
Authority
CN
China
Prior art keywords
layer
field plate
field
insulating layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210169185.3A
Other languages
English (en)
Inventor
莫海锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Huatai Electronics Co Ltd
Original Assignee
Suzhou Huatai Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Huatai Electronics Co Ltd filed Critical Suzhou Huatai Electronics Co Ltd
Priority to CN202210169185.3A priority Critical patent/CN116504829A/zh
Publication of CN116504829A publication Critical patent/CN116504829A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种多层场板的LDMOS器件结构及其制作方法。所述LDMOS器件结构包括外延层、形成于外延层上的绝缘层和设置于绝缘层内的栅极，所述外延层中形成有漂移区和体区，所述漂移区中形成有漏区，所述体区中形成有源区和体区接触区；以及，所述LDMOS器件结构还包括两层以上的场板，两层以上所述的场板设置于所述绝缘层内并沿逐渐远离外延层的方向依次设置，其中第一层场板靠近所述漂移区且为钨硅场板，第二层场板至最后一层场板为钨场板。本发明提供的多层场板的LDMOS器件结构在保证场板对热载流子注入效应抑制的同时，降低了场板的接触电阻，减少了损耗，同时增强了场板对漏极和栅极之间的隔离作用，减小了栅极和漏极之间的寄生耦合。

Description

一种多层场板的LDMOS器件结构及其制作方法
技术领域
本发明涉及一种多层场板的LDMOS器件结构及其制作方法，属于半导体器件领域。
背景技术
在LDMOS器件中，场板的作用是增强表面耗尽、提高击穿电压、抑制热载流子注入效应、隔离漏极和栅极直接的耦合。
现有的LDMOS器件中，通常采用多层场板，每一场板单独地通过场板桥并经过通孔与金属层连接，在一种方案中，是采用钨硅作为场板的材料，但钨硅场板的接地电阻较大，导致射频损耗大，影响器件效率；另外一种方案是采用钨作为场板的材料，但由于钨和二氧化硅的刻蚀选择比较差，要求场板下方的氧化层厚度要足够厚，而通常第一层场板和硅之间的氧化层厚度越薄，抑制热载流子注入效应的效果则越好，因此较厚的氧化层厚度导致场板抑制热载流子注入效应的能力差。
如何提供一种能够兼顾低射频损耗和强的抑制热载流子注入的能力的LDMOS器件结，显得尤为重要。
发明内容
本发明的主要目的在于提供一种多层场板的LDMOS器件结构及其制作方法，以克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明的一个方面提供了一种多层场板的LDMOS器件结构，其包括外延层、形成于外延层上的绝缘层和设置于绝缘层内的栅极，所述外延层中形成有漂移区和体区，所述漂移区中形成有漏区，所述体区中形成有源区和体区接触区；
以及，所述LDMOS器件结构还包括两层以上场板，两层以上所述场板在所述绝缘层内沿逐渐远离外延层的方向依次设置，其中第一层场板靠近所述漂移区且为钨硅场板，第二层场板至最后一层场板(即最顶层场板)为钨场板。
进一步的，所述栅极的至少局部区域被所述第一层场板的正投影覆盖。
在一种较为优选的实施方案中，所述栅极被所述第一层场板的正投影所覆盖的区域的长度为栅长的5～50％，此处的长度是指所述栅极被所述第一层场板的正投影所覆盖的区域在由源区指向漏区的方向上的尺寸。
进一步的，其中最后一层场板的正投影具有将栅极完全覆盖的第一部分和自栅极边缘向外延伸的第二部分，所述第二部分覆盖所述源区的局部区域。
在一种较为优选的实施方案中，所述最后一层场板的正投影自栅极边缘向外延伸的第二部分的长度为0.05～0.4μm，此处的长度是指最后一层场板的正投影自栅极边缘向外延伸的第二部分在由源区指向漏区的方向上的尺寸。
在一种实施方案中，两层以上所述的场板在沿逐渐远离外延层的方向上彼此间隔设置。
在一种实施方案中，所述绝缘层可以是二氧化硅层。
在一种实施方案中，其中至少一层场板的局部区域与相邻的另一层场板的局部区域电性接触。
在一种实施方案中，其中至少一层场板通过相应的导电通孔与金属层电性连接，所述通孔设置在所述绝缘层中，所述金属层设置在所述绝缘层上。
在一种实施方案中，其中至少一层场板通过相应的连接桥以及导电通孔与金属层电性连接，所述连接桥及通孔均设置在所述绝缘层中，所述金属层设置在所述绝缘层上。
进一步的，所述栅极和外延层之间还形成有栅氧化层。
在一种较为优选的实施方案中，所述栅氧化层的材质为二氧化硅。
进一步的，所述外延层形成在衬底上。
本发明的另一个方面还提供了上述的多场板的LDMOS器件结构的制作方法，其包括：
于外延层上制作栅极的步骤，
于外延层中形成漂移区、体区、漏区、源区和体区接触区的步骤；
以及，所述制作方法还包括：
在所述外延层上制作两层以上场板的步骤，两层以上所述的场板设置于所述绝缘层内并沿逐渐远离外延层的方向依次设置，其中第一层场板靠近所述漂移区且为钨硅场板，第二层场板至最后一层场板为钨场板。
在一种实施方案中，所述制作方法具体包括：
S1、在所述外延层上形成第一绝缘层，之后于所述第一绝缘层上形成第一层场板以及与该第一层场板连接的第一个连接桥；
S2、在第一绝缘层上形成第二绝缘层，之后于所述第二绝缘层上形成第二层场板以及与该第二层场板连接的第二个连接桥；
S3、重复步骤S2，直至形成最后一层场板以及与该最后一层场板连接的最后一个连接桥；
S4、形成分别与每一连接桥连接的导电通孔，并使所述导电通孔均与所述金属层连接。
在另一种实施方案中，所述制作方法具体包括：
S1、在所述外延层上形成第一绝缘层，之后于所述第一绝缘层上形成第一层场板；
S2、在第一绝缘层上形成第二绝缘层，并对所述第二绝缘层进行刻蚀，以在第二绝缘层中形成第一槽状结构，并使所述第一层场板的局部区域自所述第一槽状结构中暴露出，之后于所述第二氧化层上形成第二层场板，并使该第二层场板的局部区域透过所述第一槽状结构与所述第一层场板的局部区域电性接触；
S3、重复步骤S2，直至形成最后一层场板；
S4、形成与所述最后一层场板连接的连接桥以及与该连接桥连接的通孔，并使所述通孔与所述金属层连接。
进一步的，所述制作方法还包括：在所述外延层上形成栅氧化层，之后在所述栅氧化层上形成栅极，其中所述栅氧化层的材质为二氧化硅。
进一步的，所述制作方法还包括：在衬底上形成所述外延层。
与现有技术相比，本发明的优点包括：
(1)本发明提供的LDMOS器件，包含多层场板结构，其中最靠近漂移区的第一层场板的材料是钨硅，钨硅和二氧化硅的刻蚀选择比高，可以最大限度的减薄第一层场板下方二氧化硅层的厚度，增强场板对热载流子注入效应的抑制作用。同时第二层以及以上的场板的材料是钨，钨材料电阻率远远低于钨硅电阻率，能够降低场板的射频损耗。
(2)本发明提供的LDMOS器件，最顶层场板完全覆盖栅极并有一定距离的延申，增强了场板的隔离作用，减少了寄生的栅漏耦合。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例1中提供的一种多层场板的LDMOS器件结构的横截面示意图；
图2是图1中的LDMOS器件结构的俯视示意图；
图3是本发明实施例2中提供的一种多层场板的LDMOS器件结构的横截面示意图；
图4是图3中的LDMOS器件结构的俯视示意图；
图5a至图5b是本发明实施例2中多层场板的LDMOS器件结构在制作时的结构示意图。
具体实施方式
鉴于现有技术的缺陷，本案发明人经长期研究和大量实践，得以提出本发明的技术方案，针对现有技术中多层钨硅场板电阻大而导致射频损耗大，而多层钨场板氧化层厚度大不利于抑制热载流子注入的问题，又鉴于第一层场板和硅外延层之间的氧化层厚度越薄，抑制热载流子注入效应的效果越好，本发明提供的多层场板的LDMOS器件，包含多层场板结构，其中最靠近漂移区的第一层场板的材料选用钨硅，钨硅和二氧化硅的刻蚀选择比高，可以最大限度的减薄第一层场板下方二氧化硅层的厚度，增强场板对热载流子注入效应的抑制作用。同时第二层以及以上各层场板的材料选用钨，钨材料电阻率远远低于钨硅电阻率，能够降低场板的射频损耗。
此外，最顶层场板完全覆盖栅极并有一定距离的延申，能够增强场板对漏极和栅极之间的隔离作用，减小栅极和漏极之间的寄生耦合。
如下将结合附图及具体实施例对该技术方案、其实施过程及原理作进一步的解释说明。显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
请参阅图1-2所示，本实施例提供的一种多层场板的LDMOS器件结构，其包括硅衬底18以及形成在硅衬底18上的硅外延层17，所述硅外延层17上形成有栅氧化层11和多晶硅栅极10，所述硅外延层中17形成有漂移区16和体区15，所述漂移区16中形成有漏区13，所述体区15中形成有源区12和体区接触区14。其中，所述栅氧化层11的材质为二氧化硅。
具体的，所述硅外延层17上还形成有绝缘层111，所述栅氧化层11和多晶硅栅极10均设置在所述绝缘层111中，且所述绝缘层111内形成有两层场板，该两层场板沿逐渐远离外延层17的方向依次设置，其中第一层场板19靠近所述漂移区16且为钨硅场板，第二层场板110(在本实施例中即为最顶层场板)为钨场板。其中，所述绝缘层为二氧化硅层。
具体的，所述多晶硅栅极10的局部区域被所述第一层场板19的正投影覆盖，且所述多晶硅栅极10被所述第一层场板19的正投影所覆盖的区域的长度为栅长的5％，此处的长度是指所述多晶硅栅极10被所述第一层场板19的正投影所覆盖的区域在由源区12指向漏区13的方向上的尺寸。
具体的，所述第二层场板110的正投影具有将多晶硅栅极10完全覆盖的第一部分和自多晶硅栅极10边缘向外延伸的第二部分，所述第二部分覆盖所述源区12的局部区域。其中，所述第二层场板110的正投影自多晶硅栅极10边缘向外延伸的第二部分的长度为0.05μm，此处的长度是指第二层场板110的正投影自多晶硅栅极10边缘向外延伸的第二部分在由源区12指向漏区13的方向上的尺寸。
具体的，第一层场板19和第二层场板110在沿逐渐远离外延层17的方向上彼此间隔设置，且所述第一层场板19依次经第一连接桥112以及与第一连接桥112连接的第一导电通孔113与形成在绝缘层111上的金属层(未在图3和图4中示出)连接，所述第二层场板110依次经第二连接桥114以及与第二连接桥114连接的第二导电通孔115同样与所述的金属层连接，其中，所述第一连接桥112、第二连接桥114及第一通孔113、第二通孔115均设置在所述绝缘层111中。
进一步的，本实施例中提供的一种多层场板的LDMOS器件结构的制作方法，其具体包括如下步骤：
步骤1)、提供硅衬底18，并在硅衬底18上外延生长形成硅外延层17。
步骤2)、在硅外延层17上依次形成栅氧化层11和多晶硅栅极10。
步骤3)、通过离子注入的方式在硅外延层17中形成漂移区16和体区15，在漂移区16中形成漏区13，以及在体区15中形成源区12及体区接触区14。
步骤4)、在硅外延层17的表面形成第一层二氧化硅层，之后于该二氧化硅层上以钨硅材料形成第一层场板19，并形成与第一层场板19连接的第一连接桥112。
步骤5)、在第一层二氧化硅层上形成第二层二氧化硅层，之后于该第二层二氧化硅层上以钨材料形成第二层场板110，并形成与第二层场板110连接的第二连接桥114。
步骤6)、分别开设与第一连接桥112、第二连接桥114连接的第一导电通孔113、第二导电通孔115，并使第一导电通孔113、第二导电通孔115均与金属层连接。其中，第一导电通孔113沿垂直方向依次贯穿第一层二氧化硅层和第二层二氧化硅层，第二导电通孔115沿垂直方向贯穿第二层二氧化硅层。
实施例2：
请参阅图3-4，本实施例中提供的一种多层场板的LDMOS器件结构与实施例1中的器件结构基本相似，其包括硅衬底28以及形成在硅衬底28上的硅外延层27，所述硅外延层27上形成有栅氧化层21和多晶硅栅极20，所述硅外延层中27形成有漂移区26和体区25，所述漂移区26中形成有漏区23，所述体区25中形成有源区22和体区接触区24。其中，所述栅氧化层21的材质为二氧化硅。
具体的，所述硅外延层27上还形成有绝缘层211，所述栅氧化层21和多晶硅栅极20均设置在所述绝缘层211中，且所述绝缘层211内形成有两层场板，该两层场板沿逐渐远离外延层27的方向依次设置，其中第一层场板29靠近所述漂移区26且为钨硅场板，第二层场板210(在本实施例中即为最顶层场板)为钨场板。其中，所述绝缘层为二氧化硅层。
具体的，所述多晶硅栅极20的局部区域被所述第一层场板29的正投影覆盖，且所述多晶硅栅极20被所述第一层场板29的正投影所覆盖的区域的长度为栅长的50％，此处的长度是指所述多晶硅栅极20被所述第一层场板29的正投影所覆盖的区域在由源区22指向漏区23的方向上的尺寸。
具体的，所述第二层场板210的正投影具有将多晶硅栅极20完全覆盖的第一部分和自多晶硅栅极20边缘向外延伸的第二部分，所述第二部分覆盖所述源区22的局部区域。其中，所述第二层场板210的正投影自多晶硅栅极20边缘向外延伸的第二部分的长度为0.4μm，此处的长度是指第二层场板210的正投影自多晶硅栅极20边缘向外延伸的第二部分在由源区22指向漏区23的方向上的尺寸。
具体的，所述第一层场板29的局部区域与第二层场板210的局部区域电性接触，且所述第二层场板210经第一连接桥212、第二连接桥214以及分别与第一连接桥212、第二连接桥214连接的第一导电通孔213、第二导电通孔215与形成在绝缘层211上的金属层(未在图3和图4中示出)连接，其中，所述第一连接桥212、第二连接桥214及第一导电通孔213、第二导电通孔215均设置在所述绝缘层211中。
在一些实施方式中，所述的第二层场板210也可以只经一个连接桥以及与该连接桥连接的通孔与所述的金属层连接。
进一步的，本实施例中提供的一种多层场板的LDMOS器件结构的制作方法，其具体包括如下步骤：
步骤1)、提供硅衬底28，并在硅衬底28上外延生长形成硅外延层27。
步骤2)、在硅外延层27上依次形成栅氧化层21和多晶硅栅极20。
步骤3)、通过离子注入的方式在硅外延层27中形成漂移区26和体区25，在漂移区26中形成漏区23，以及在体区25中形成源区22及体区接触区24。
步骤4)、在硅外延层27的表面形成第一层二氧化硅层，之后于该二氧化硅层上以钨硅材料形成第一层场板29，如图5a所示。
步骤5)、在第一层二氧化硅层上形成第二层二氧化硅层，之后在该第二层二氧化硅层中刻蚀形成第一槽状结构216，从而使所述第一层场板29的局部区域自所述第一槽状结构216中暴露出，如图5b所示。
步骤6)在第二层二氧化硅层上以钨材料形成第二层场板210，使该第二层场板210的局部区域透过所述第一槽状结构216与所述第一层场板29的局部区域电性接触，之后形成与第二层场板210连接的第一连接桥212、第二连接桥214。
步骤7)、分别开设与第一连接桥212、第二连接桥214连接的第一导电通孔113、第二导电通孔215，并使第一导电通孔213、第二导电通孔215均与所述金属层连接。其中，第一导电通孔213、第二导电通孔215均沿垂直方向贯穿第二层二氧化硅层。
此外，本案发明人还参照前述实施例，以本说明书述及的其它原料、工艺操作、工艺条件进行了试验，并均获得了较为理想的结果。
应当理解，本发明的技术方案不限于上述具体实施案例的限制，凡是在不脱离本发明宗旨和权利要求所保护的范围情况下，根据本发明的技术方案做出的技术变形，均落于本发明的保护范围之内。

Claims (12)

1.一种多层场板的LDMOS器件结构，包括外延层、形成于外延层上的绝缘层和设置于绝缘层内的栅极，所述外延层中形成有漂移区和体区，所述漂移区中形成有漏区，所述体区中形成有源区和体区接触区；
其特征在于：所述LDMOS器件结构还包括两层以上场板，两层以上所述场板在所述绝缘层内沿逐渐远离外延层的方向依次设置，其中第一层场板靠近所述漂移区且为钨硅场板，第二层场板至最后一层场板为钨场板。
2.根据权利要求1所述的LDMOS器件结构，其特征在于：所述栅极的至少局部区域被所述第一层场板的正投影覆盖；优选的，所述栅极被所述第一层场板的正投影所覆盖的区域的长度为栅长的5～50％。
3.根据权利要求1所述的LDMOS器件结构，其特征在于：其中最后一层场板的正投影具有将栅极完全覆盖的第一部分和自栅极边缘向外延伸的第二部分，所述第二部分覆盖所述源区的局部区域；优选的，所述最后一层场板的正投影自栅极边缘向外延伸的第二部分的长度为0.05～0.4μm。
4.根据权利要求1-3中任一项所述的LDMOS器件结构，其特征在于：两层以上所述的场板在沿逐渐远离外延层的方向上彼此间隔设置。
5.根据权利要求1-3中任一项所述的LDMOS器件结构，其特征在于：其中至少一层场板的局部区域与相邻的另一层场板的局部区域电性接触。
6.根据权利要求1-3中任一项所述的LDMOS器件结构，其特征在于：其中至少一层场板通过相应的导电通孔与金属层电性连接，所述通孔设置在所述绝缘层中，所述金属层设置在所述绝缘层上。
7.根据权利要求1-3中任一项所述的LDMOS器件结构，其特征在于：其中至少一层场板通过相应的连接桥以及导电通孔与金属层电性连接，所述连接桥及通孔均设置在所述绝缘层中，所述金属层设置在所述绝缘层上。
8.根据权利要求1所述的LDMOS器件结构，其特征在于：所述栅极和外延层之间还设置有栅氧化层；和/或，所述外延层形成于衬底上。
9.权利要求1-8中任一项所述多层场板的LDMOS器件结构的制作方法，包括：
于外延层上制作栅极的步骤，
于外延层中形成漂移区、体区、漏区、源区和体区接触区的步骤；
其特征在于，所述制作方法还包括：
在所述外延层上制作两层以上场板的步骤，两层以上所述的场板在所述绝缘层内沿逐渐远离外延层的方向依次设置，其中第一层场板靠近所述漂移区且为钨硅场板，第二层场板至最后一层场板为钨场板。
10.根据权利要求9所述的制作方法，其特征在于，具体包括：
S1、在所述外延层上形成第一绝缘层，之后于所述第一绝缘层上形成第一层场板以及与该第一层场板连接的第一个连接桥；
S2、在第一绝缘层上形成第二绝缘层，之后于所述第二绝缘层上形成第二层场板以及与该第二层场板连接的第二个连接桥；
S3、重复步骤S2，直至形成最后一层场板以及与该最后一层场板连接的最后一个连接桥；
S4、形成分别与每一连接桥连接的导电通孔，并使所述导电通孔均与所述金属层连接。
11.根据权利要求9所述的制作方法，其特征在于，具体包括：
S1、在所述外延层上形成第一绝缘层，之后于所述第一绝缘层上形成第一层场板；
S2、在第一绝缘层上形成第二绝缘层，并对所述第二绝缘层进行刻蚀，以在第二绝缘层中形成第一槽状结构，并使所述第一层场板的局部区域自所述第一槽状结构中暴露出，之后于所述第二氧化层上形成第二层场板，并使该第二层场板的局部区域透过所述第一槽状结构与所述第一层场板的局部区域电性接触；
S3、重复步骤S2，直至形成最后一层场板；
S4、形成与所述最后一层场板连接的连接桥以及与该连接桥连接的通孔，并使所述通孔与所述金属层连接。
12.根据权利要求9所述的制作方法，其特征在于，还包括：在所述外延层上形成栅氧化层，之后在所述栅氧化层上形成栅极；和/或，所述制作方法还包括：在衬底上形成所述外延层。
CN202210169185.3A 2022-02-23 2022-02-23 一种多层场板的ldmos器件结构及其制作方法 Pending CN116504829A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210169185.3A CN116504829A (zh) 2022-02-23 2022-02-23 一种多层场板的ldmos器件结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210169185.3A CN116504829A (zh) 2022-02-23 2022-02-23 一种多层场板的ldmos器件结构及其制作方法

Publications (1)

Publication Number Publication Date
CN116504829A true CN116504829A (zh) 2023-07-28

Family

ID=87327185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210169185.3A Pending CN116504829A (zh) 2022-02-23 2022-02-23 一种多层场板的ldmos器件结构及其制作方法

Country Status (1)

Country Link
CN (1) CN116504829A (zh)

Similar Documents

Publication Publication Date Title
US7541642B2 (en) Semiconductor device with a gate electrode including a pair of polysilicon layers
US7791135B2 (en) Insulated gate silicon carbide semiconductor device and method for manufacturing the same
US11588040B2 (en) LDMOS device and method for forming the same
US8791503B2 (en) III-nitride semiconductor device with reduced electric field between gate and drain and process for its manufacture
CN101320751B (zh) Hemt器件及其制造方法
EP2741324B1 (en) III nitride transistor with source connected heat-spreading plate and method of making the same
US20220130996A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
WO2019201032A1 (zh) 一种GaN基HEMT器件
CN110649096A (zh) 一种高压n沟道HEMT器件
WO2022179096A1 (zh) 集成肖特基二极管的碳化硅mosfet器件及其制备方法
US10340147B2 (en) Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same
CN103681858A (zh) 半导体装置
JPH11330458A (ja) 半導体装置およびその製造方法
CN110649097A (zh) 一种高压p沟道HEMT器件
CN117174756B (zh) 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法
WO2007036898A2 (en) Semiconductor device with improved contact pad and method for fabrication thereof
JP2000260990A (ja) 高電圧素子及びその製造方法
CN116504829A (zh) 一种多层场板的ldmos器件结构及其制作方法
EP3499549B1 (en) Semiconductor device
US12051745B2 (en) Manufacturing method of a semiconductor device
US20220130997A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
TWI429073B (zh) 半導體結構及其形成方法
JPS63194367A (ja) 半導体装置
CN113675262B (zh) 应用于半导体器件的场板结构及其制作方法和应用
CN111146285A (zh) 半导体功率晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination