JPH03110651A - シリアルデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータに代表される半導体処
理装置間のシリアルデータ処理装置に関し、特にクロッ
クラインとデータラインを有し、このシリアルクロック
に同期してデータの送受信を行うシリアル通信装置に関
する。

〔従来の技術〕

複数の半導体処理装置間のデータ伝送手段としては、１
本のデータラインを時分割的に利用してデータを１ビツ
トずつ転送するシリアル転送方式が、簡易データ転送手
段として広く利用されてい机 現在使用されている、シリアルデータ処理装置の構成に
ついて、第４図に基づいて説明する。

本従来例においては、データを送信する第１のシリアル
データ処理装置とデータを受信する第２のシリアルデー
タ処置装置とを、クロックラインとデータラインの２本
のラインで接続している。

まず、第１および第２のシリアルデータ処理装置の構成
について説明する。

第１のシリアルデータ処理装置１０は、シフトレジスタ
１５．クロック制御回路１６．クロック端子１２．デー
タ端子１１．内部データバス１７゜データ処理部１８．
受信確認信号及びデータライン開放検出回路（以下ＡＣ
Ｋ／ＲＥＬ検出回路と記す）１９．受信確認信号検出フ
ラグ（以下ＡＣＫ検出フラグと記す）２０．データライ
ン開放検出フラグ（以下ＲＥＬ検出フラグと記す）３９
゜割り込み発生回路２４を有する。

第２のシリアルデータ処理装置２７は、シフトレジスタ
３０．シリアルクロックカウンタ３３゜り四ツク端子２
９．データ端子２８．内部データバス３７．受信確認信
号及び送信禁止信号出力回路（以下ＡＣＫ／ＢＳＹ出力
回路と記す）３１゜受信確認信号出力トリガフラグ（以
下Ａ　ＣＫ　Ｔフラグと記す）３２．送信禁止信号出力
許可フラグ（以下ＢＳＹＥフラグと記す）４０１割り込
み発生回路３５．データ処理部３８を有する。

次に第５図を参照して、第１のシリアルデータ処理装置
から第２のシリアルデータ処理装置へ８ビツトデータを
転送する際の動作について説明する。

送信側である第１のシリアルデータ処理装置１０のクロ
ック端子１２は、非転送時はハイレベルを保つ。データ
処理部１８が内部データバス１７を経由して、ｔｏのタ
イミングでシフトレジスタ１５に送信データを転送する
と、クロック制御回路１６は、ｔｌのタイミングよりク
ロックをクロック端子１２からクロックライン１４上に
出力する。

また、シフトレジスタ１５は、クロックの立ち下がりエ
ツジｔｌ、ｔ３．ｔ５．ｔ７．ｔ９．ｔｌｌ。

ｔｌ３．ｔｌ５の各タイミングに同期してシフト動作を
繰返し、シフトアウトするビットを順にデータ端子１１
からデータライン１３上に出力する。

クロック制御回路１６は、シフトレジスタ１５の全ての
データを送信し終えると、ｔｌ６のタイミングで送信終
了信号線２３をアクティブにする。

これを受けて、割り込み発生回路２４は、送信終了割り
込み信号線２５をアクティブにする。

クロック制御回路１６は、送信動作終了後も、受信側が
受信確認信号を出力し、受信可能な状態になるまで、ク
ロックをりｐツクライン１４上に出力し続ける。

受信側である第２のシリアルデータ処理装置２７のシフ
トレジスタ３０は、クロック端子２９に入力するクロッ
クの立上がりエツジｔ２．ｔ４．ｔ６゜ｔ８．ｔｌＯ，
ｔｌ２．ｔｌ４．ｔ１６１７２各タイミングに同期して
、データライン１３上の１ビット分に相当するデータを
データ端子２８を経由してシフト入力する。

シリアルクロックカウンタ３３は、クロック端子２９に
入力するクロックをカウントし、ｔｌ６のタイミングで
受信終了信号線３４をアクティブにする。

これを受けて割り込み発生回路３５は、受信終了割り込
み信号線３６をアクティブにする。

データ処理部３８は、受信終了割り込み信号線３６がア
クティブになると、シフトレジスタ３０の読み出し処理
を行ない、その後送信側に対して受信の確認をするため
にＡＣＫＴフラグ３２をセットし、次の受信の準備が整
うまで送信を禁止するために、ＢＳＹＥフラグをセット
する。

ＡＣＫ／ＲＥＬ出力回路３１は、ＡＣＫＴフラグ３２及
びＢＳＹＥフラグ４０がセットされると、クロックの立
ち下がりに同期して、データ端子２８の出力をロウレベ
ルにして受信確認信号と送信禁止信号を出力する。

その後、次に受信の準備が整うと受信側は、送信禁止信
号を解除するためＢＳＹＥフラグをクリアし、データ端
子２０の出力をハイレベルにして送信側にデータライン
を開放したことを確認する。

送信側のＡＣＫ／ＲＥＬ検出回路１９は、送信動作終了
後のクロックの立上がりに同期して、データライン１３
をサンプルし、ｔ２４のタイミングで受信側からの受信
確認信号であるロウレベルを確認すると、ＡＣＫ検出フ
ラグ２０をセットし、ｔ３０のタイミングでデータライ
ンの開放信号であるハイレベルを確認すると、ＲＥＬフ
ラグ３９をセットする。

以上の動作により、シリアルデータ転送が終了する。

送信側のデータ処理部１８は、送信終了割り込み信号の
発生後、次の送信データをシフトレジスタ１５に転送す
るが、送信動作はデータラインが開放されるまで保留さ
れる。

クロック制御回路１６は、データラインが開放され、ｔ
３０のタイミングでＲＥＬ検出フラグ３９がセットされ
ると、ｔ３１のタイミングより送信動作を開始する。

この動作によって、ＡＣＫ検出フラグ２０とＲＥＬ検出
フラグ３９を自動的にクリアする。

以上の動作を繰返すことによって、第１のシリアルデー
タ処理装置から第２のシリアルデータ処理装置への連続
データの送信動作を行なう。

〔発明が解決しようとする課題〕

従来のシリアルデータ処理装置では、送信側は送信動作
終了後、次に送信データをシフトレジスタに転送した後
その他の処理を行なうことができるが、受信確認信号と
データラインの開放とを検出しなければ、送信動作を起
動しない。

このため、受信側のシリアルデータ処理装置にプログラ
ムの固定などの異常が発生し、データラインが開放され
ない場合は、送信側のシリアルデータ処理装置は、受信
側の異常を検出し、対処することができないという欠点
を有している。

〔課題を解決するための手段〕

クロックラインとデータライン上に接続された本発明に
基づくシリアルデータ処理装置は、データライン上の受
信確認信号を検出する手段と、データラインの開放を確
認する手段とを有し、受信確認信号を検出した後、一定
の時間が経過してもデータラインが開放されない場合に
、割り込み信号を発生することを特徴としている。

〔実施例〕

本発明に基づくシリアルデータ処理装置のシステム構成
を、第１図に基づいて説明する。

第１のシリアルデータ処理装置１０は、シフトレジスタ
１５．クロック制御回路１６．クロック端子１２．デー
タ端子１１．内部データバス１７゜データ処理部１８．
ＡＣＫ／ＲＥＬ検出回路１９゜割り込み発生回路２４を
有する。

シフトレジスタ１５．クロック制御回路１６゜クロック
端子１２．データ端子１１．内部データバス１７．デー
タ処理部１８の機能は従来のシリアルデータ処理装置と
まったく同一であるので、詳細な説明は省略する。

ＡＣＫ／ＲＥＬ検出回路Ｉ９は、ＡＣＫ検出フラグ２０
と、ＲＥＬ検出フラグ３９と、シリアルクロックカウン
タ２１を有する。

シリアルクロックカウンタ２１は、ＡＣＫ検出フラグ２
０がセットされるとクロックをカウントし、ＲＥＬ検出
フラダ３９がセットされるタイミングでクリアする。シ
リアルクロックカウンタ２１からオーバーフローが発生
すると、オーバーフロー信号線２２がアクティブになる
。

割り込み発生回路２４は、オーバーフロー信号線２２が
アクティブになったことを検出して、受信異常割り込み
信号線２６をアクティブにする。

第２のシリアルデータ処理装置２７の構成と機能は従来
例と同」であるので、説明は省略する。

次に第２図および第３図を参照して、第１のシリアルデ
ータ処理装置から第２のシリアルデータ処理装置へ連続
して８ビツトデータを転送する際の動作について説明す
る。

第２図は、受信側が正常に受信確認信号を出力した場合
の動作を示している。

１０のタイミングで送信動作を起動してから、ｔ２４の
タイミングでＡ　ＣＫ検出フラグがセットされるまでの
動作は従来例と同一であるので、説明は省略する。

シリアルクロックカウンタ２１は、ｔ２４のタイミング
で、ＡＣＫ検出フラグ２０がセットされるとｔ２５のタ
イミングからクロックのカウント動作を行なう。

そして、ｔ３０のタイミングで、ＲＥＬ検出フラグ３９
がセットされると同時に、シリアルクロックカウンタ２
１はクリアされる。

クロック制御回路１６は、ＲＥＬ検出フラグ３９がセッ
トされたことを検出して送信動作を起動し、ｔ３１のタ
イミングから次の送信動作を開始する。

このように、シリアルクロックカウンタ２１がオーバー
フローする前にデータラインが開放された場合には、オ
ーバーフロー信号は発生せず、受信異常割り込み信号も
発生しない。

次に、第３図を参照して、受信側に異常が発生した場合
の動作について説明する。

ｔ２４のタイミングでＡ　ＣＫ検出フラグがセットされ
た後、シリアルクロックカウンタ２１はｔ２５のタイミ
ングからクロックをカウントし続けるが、受信側に異常
が発生し、データラインが開放されない場合、ｔ３３の
タイミングでシリアルクロックカウンタ２１はオーバー
フローし、オーバーフロー信号線２２をアクティブにす
る。

割り込み発生回路２４は、このオーバーフロー信号を受
けて、受信異常発生割り込み信号線２６をアクティブに
する。

データ処理部１８は、受信異常割り込み信号線２６がア
クティブになったことを検知して、受信側に何等かの異
常が発生したことを認識し、エラー処理を起動する。

〔発明の効果〕

以上説明した通り、本発明に基づくシリアルデータ処理
装置は、受信側の異常によりデータラインが開放されな
い場合に割り込み信号を発生することができる。

このため、送信側のデータ処理部は、受信側に異常が発
生した場合でも、容易に対処することができる。しかも
データ処理部は割り込みが発生するまでは、他の処理を
行なうことができるので、データ処理部の処理効率が低
下することはなく、シリアルデータ処理装置としての応
用効果は非常に高い。

【図面の簡単な説明】

第１図は、本発明の実施例に基づくシリアルデータ処理
装置のブロック図、第２図、第３図は、本発明の実施例
に基づくシリアルデータ処理装置により送受信されるシ
リアルデータと各回路の動作タイミング図、第４図は、
従来のシリアルデータ処理装置のブロック図、第５図は
、従来のシリフルデータ処理装置により送受信されるシ
リアルデータと各回路の動作タイミング図である。 １０．２７・・・・・・シリアルデータ処理装置、１１
゜２８・・・・・・り四ツク端子、１２，２９・・・・
・・データ端子、１３・・・・・・データライン、１４
・・・・・・りｐツクライン、１５．３０・・・・・・
シフトレジスタ、１６・・・・・・クロック制御回路、
１７．３７・・・・・・内部データバス、１８．３８・
・・・・・データ処理部、１９・・・・・・ＡＣＫ／Ｒ
ＥＬ検出回路、２０・・・・・・ＡＣＫ検出フラグ、２
１・・・・・・シリアルクロ、クカウンタ、２２・・・
・・・オーバーフロー信号線、２３・・・・・・送信終
了信号線、２４．３５・・・・・・割り込み発生回路、
２５・・・・・・送信終了割り込み信号線、２６・・・
・・・受信異常割り込み信号線、３１・・・・・・Ａ　
ＣＫ／Ｂ　Ｓ　Ｙ出力回路、３２・・・・・・ＡＣＫＴ
フラグ、３３・・・・・・シリアルクロックカウンタ、
３４・・・・・・受信終了信号線、３６・・・・・・受
信終了割り込み信号線、３９・・・・・・ＲＥＬ検出フ
ラグ、４０・・・・・・ＢＳＹＥフラグ。

Claims (1)

【特許請求の範囲】
1. データラインとクロックラインに接続され、前記データ
   ライン上の受信確認信号を検出する手段と、前記データ
   ラインが開放されたことを検出する手段とを有するシリ
   アルデータ処理装置において、前記データライン上に受
   信確認信号が出力されてから一定時間が経過しても、前
   記データラインが開放されないことを検出して、割り込
   み信号を発生することを特徴とするシリアルデータ処理
   装置。