JPH03108730A

JPH03108730A - 電荷結合素子

Info

Publication number: JPH03108730A
Application number: JP24734289A
Authority: JP
Inventors: Hiroyasu Azuma; 東　寛保
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-09-22
Filing date: 1989-09-22
Publication date: 1991-05-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、電荷結合素子に関し、特に、高速電荷転送を
可能にする電荷転送領域を有する電荷結合素子に関する
。

［従来の技術］この種従来の電荷結合素子を埋め込みチャネル型で２相
クロツク駆動型のものを例に挙げ、第５図を参照して説
明する。同図に示すように、ｐ型シリコン基板２０上に
は電荷転送領域となるｎ型ウェル層２１が形成されてお
り、半導体基板上には第１のゲート酸化膜２３を介して
第１層電極２４が、また、第２のゲート酸化膜２５を介
して第２層電極２６が形成されている。第２層電極２６
下のｎ型ウェル層２１表面には、電荷転送方向を規定す
るｐ型の電荷転送障壁領域２２が形成されている。そし
て、第１層電極２４と第２層電極２６との組み合わせに
より１単位の電荷転送電極が構成されている。この場合
、通常、電荷転送障壁電極となる第２層電極２６よりも
電荷蓄積電極である第１層電極２４の方が長く形成され
る。

［発明が解決しようとする課題］ある種の電荷結合素子にあっては、１ビット当たりの電
荷転送電極の長さが規定されることがある。例えば、２
次元イメージセンサ−における水平転送部に用いられる
電荷結合素子の電荷転送電極の長さは、フォトダイオー
ドおよび垂直電荷転送部の幅によって決定されるので一
定以下に短かくすることはできない。

第６図は、第５図の電荷結合素子においてクロックφ１
を低レベル、φ２を高レベルとしたときの電荷転送電極
の真下のチャネル電位の分布図である。この場合、電荷
は矢印の方向へ転送されるが、このときの電荷転送速度
は、電荷転送電極を構成する個々の電極のゲート長しに
大きく依存する。ずなわち、電極のゲー１へ長しか長く
なる程電荷を転送する為のフリンジ電界か弱くなり、高
速転送の際に電荷か追従できなくなる。従って、従来の
電荷結合素子では、高速転送時に電荷の取り残しが生じ
、転送効率が低下した。

［課題を解決するための手段］本発明の電荷結合素子は、少なくとも３層の電極によっ
て１ビット分の電荷転送電極が構成されており、そして
、各層の電極下には電荷転送方向に向って階段状に深く
なる電位の井戸が形成されるようになされている。

［実施例コ次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ｄ）は、本発明の第１の実施例を示す断面図で
あり、第１図（ａ）〜（ｃ）は、この実施例の製造工程
を示す断面図である。

まず、第１図（ａ）に示すように、ｌ）型シリコン基板
１０の表面にｎ型ウェル層１１を形成した後、熱酸化法
により膜厚約８００人の第１のゲート酸化Ｍ］、３を形
成する。

次に、第１図（ＩＪ〉に示すように、前記第１のグー１
〜酸化膜コ３上に膜厚約６０００人の多結晶シリコン膜
を被着した後、これをパターニングして第１層電極１４
を形成する。

次に、第１図（ｃ）に示すように、前記第１層電極１４
をマスクにして露出している第１のゲート酸化膜１３を
除去した後、再び熱酸化によりｎ型ウェル層１１表面に
膜厚約１０００人の第２のグー１−酸化膜１５を形成す
る。この時、同時に第１層電極１４の表面も酸化され、
第２ヶ−１へ酸化膜で覆われる。次に、約６０００人の
多結晶シリコン薄膜を被着した後に、その一部は前記第
１層電極１４の一部と重なるようにパターニングし、第
２層電極１６を形成する。次に、第１層および第２層電
極１４．１６をマスクとしてｐ型不純物をイオン注入し
、電荷転送障壁領域１２を形成する。

次に、第１図（ｄ）に示すように、前記電荷転送障壁領
域１２上に第３のゲート酸化膜１７を介して多結晶シリ
コン薄膜からなる第３層電極１８を形成する。最後に、
２相駆動電荷結合素子を完成させるために、第１層〜第
３層電極を並列に接続して単位電荷転送電極を形成する
。

ここで、本実施例における第１層電極１４と第２層電極
１６とを併せた電極のゲート長は、第５図の従来例の第
１層電極２４のゲート長りになされている。そして、第
２層電極１６直下のチャネル電位は、第２のゲート酸化
膜１５が第１のゲート酸化膜より厚く形成されているこ
とにより第１層電極直下のそれより浅くなされ、また、
第３層電極直下のチャネル電位は、ｐ型不純物の導入に
よりさらに浅くなされている。この結果、第１〜第３層
電極からなる電荷転送電極の真下のチャネル電位は、第
２図に示すように、階段状に変化する。

いま、クロックφ１が高レベル、クロックφ２が低レベ
ル状態からクロックφ１を低レベルに、クロックφ２を
高レベルにすると、チャネル電位の分布は第２図に示さ
れるようになり、電荷は矢印の方向へ転送される。この
とき、従来例のように第１層電極ゲート長しが長いとフ
リンジ電界が弱くなるので、転送速度を速くすることが
てきなかったが、本実施例では、この部分を第１層と第
２層電極とによって構成し、そして、各電極下のチャネ
ル電位が転送方向に対して階段状に深くなるようになさ
れているので、第１層、第２層電極の長さの相りが大き
くても十分大きいフリンジ電界を確保することができる
。

第３図は、本発明の第２の実施例を示す断面図である。

本実施例の先の実施例と相違する点は、第２層電極１６
直下にもｐ型の不純物か導入されて、そこに電荷転送障
壁領域１２より不純物濃度が低い第２の電荷転送障壁領
域１２ａが形成されている点である。この実施例では、
この構成により各層の電極下に階段状に変化する電位井
戸が形成される。

第４図は、本発明の第３の実施例を示す断面図である。

本実施例では第１〜第３のゲート酸化膜１３．１５およ
び１７の膜厚が次第に厚くなされて各層電極下の電位に
差が生じるようになされている。

［発明の効果］以上説明したように、本発明による電荷結合素子は、単
位電荷転送電極を少なくとも３層からなる電極によって
構成し、各層の電極下には電荷転送方向に向って階段状
に深くなるチャネル電位が形成されるものであるので、
本発明によれば、素子構成上電荷転送電極のゲート長を
長くせざるをえない場合においても、十分大きなフリン
ジ電界を確保することができる。したがって、本発明に
よれば、高速転送が可能で、転送効率の高い電荷結合素
子を提供することができる。

【図面の簡単な説明】

第１図（ｄ）は、本発明の第１の実施例を示す断面図、
第１図（ａ）〜（ｃ）は、その製造工程を説明するため
の断面図、第２図は、その動作説明図、第３図、第４図
は、それぞれ、本発明の第２、第３の実施例を示す断面
図、第５図は、従来例を示す断面図、第６図は、その動
作説明図である。１０．２０・・・ｐ型シリコン基板、　　　　１１．２
１・・・ｎ型ウェル層、　　　１２．２２・・・電荷転
送障壁領域、　　　１２ａ・・・第２の電荷転送障壁領
域、　　１３．２３・・・第１のゲート酸化膜、１４．
２４・・・第１層電極、　　１５．２５・・・第２のゲ
ート酸化膜、　　１６．２６・・・第２層電極、１７・
・・第３のゲート酸化膜、　　　１８・・・第３層電極
。

Claims

【特許請求の範囲】

２相以上のクロックパルスにより駆動される電荷結合素
子において、１ビット当たりの電荷転送電極が少なくと
も３層の電極から構成されかつ各層の電極下には電荷転
送方向に向って階段状に深くなる電位の井戸が形成され
ることを特徴とする電荷結合素子。