JPH03105440A - Shared memory access system - Google Patents
Shared memory access systemInfo
- Publication number
- JPH03105440A JPH03105440A JP1244211A JP24421189A JPH03105440A JP H03105440 A JPH03105440 A JP H03105440A JP 1244211 A JP1244211 A JP 1244211A JP 24421189 A JP24421189 A JP 24421189A JP H03105440 A JPH03105440 A JP H03105440A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- processor
- bus
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムの共有メモリアク
セス方式に関する．
〔従来の技術〕
従来のマルチプロセッソシステムの共有メモリアクセス
方式は、バスアービタがマルチプロセッサバスを使用す
るプロセッサを選択して共有メモリに接続するもの、ま
たは共有メモリがデュアルポートメモリを有して使用す
るプロセッサを選定するものがあった．
〔発明が解決しようとする課題〕
上述した従来の共有メモリアクセス方式は、バスアービ
タがプロセッサを調整選択してマルチプロセッサバスを
使用する場合はバスアービタでの制御が複雑であり、デ
ュアルポートメモリを使用する場合は、コストが高く大
容量の共有メモリを実現できないという問題点があった
．
本発明の目的は、上記問題点を解決したマルチプロセッ
サシステムの共有メモリアクセス方式を提供することに
ある．
〔課題を解決するための手段〕
本発明の共有メモリアクセス方式は、＃０および＃１、
二つのプロセッサが共有メモリにアクセス処理するマル
チプロセッサの共有メモリアクセス方式において、
バンクＯメモリおよびバンク１メモリの二つのバンクメ
モリと、前記二つのプロセッサそれぞれに接続する二つ
のバスの何れか一方を外部からの指示によりバンク１メ
モリに接続するセレクタと、前記二つのプロセッサそれ
ぞれから使用中のバンクメモリのバンク番号の通知を受
けて記憶するＩ／Ｏポートとを有し、
前記＃０プロセッサは＃０バスを介して府記バンクＯメ
モリ，セレクタ，およびＩ／Ｏポートに接続すると共に
Ｉ／Ｏポートで＃１プロセッサがバンクｌメモリとのア
クセス処理のないとき、セレクタに指示してバンク１メ
モリを＃Ｏバスに接続替えさせる一方、前記＃１プロセ
ッサは＃１バスを介して前記セレクタおよびＩ／Ｏポー
トに接続すると共にＩ／Ｏポートで＃０プロセッサがバ
ンク１メモリとのアクセス処理のないとき、セレクタを
介してバンク１メモリを呼出す。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a shared memory access method for a multiprocessor system. [Prior Art] Conventional shared memory access methods for multiprocessor systems are such that a bus arbiter selects a processor that uses a multiprocessor bus and connects it to the shared memory, or that the shared memory has dual port memory and is used. There was one that allowed you to select a processor to use. [Problems to be Solved by the Invention] In the conventional shared memory access method described above, when the bus arbiter adjusts and selects processors to use a multiprocessor bus, control by the bus arbiter is complicated, and dual-port memory is used. However, there were problems in that the cost was high and large-capacity shared memory could not be realized. An object of the present invention is to provide a shared memory access method for a multiprocessor system that solves the above problems. [Means for Solving the Problems] The shared memory access method of the present invention includes #0 and #1,
In a multiprocessor shared memory access method in which two processors access shared memory, one of the two bank memories, bank O memory and bank 1 memory, and the two buses connected to each of the two processors is connected to the external and an I/O port that receives and stores the bank number of the bank memory in use from each of the two processors, and the #0 processor is connected to the bank #0 memory. It is connected to Bank O memory, selector, and I/O port via the bus, and when #1 processor is not accessing bank I memory at the I/O port, it instructs the selector to access bank 1 memory. While the connection is changed to the #O bus, the #1 processor is connected to the selector and the I/O port via the #1 bus, and when the #0 processor is not accessing bank 1 memory at the I/O port, , calls bank 1 memory via the selector.
次に、本発明について図面を参照して説明する．
第ｌ図は本発明の一実施例を示すブロック図である．
第１図に示す構成は、＃０プロセッサ１０，＃１プロセ
ッサ１１，バンク０メモリ２０，バンク１メモリ２１，
セレクタ３０およびＩ／Ｏポート４０を有し、＃Ｏバス
が＃０プロセッサ１０，バンクＯメモリ２０，セレクタ
３０およびＩ／Ｏポート４０に、また＃１バスがセレク
タ３０およびＩ／Ｏポート４０に、それぞれ接続する．
＃０プロセッサ１０は更にバンクＯ選択信号６０をバン
クＯメモリ２０に、バンク１選択信号６１をバンク１メ
モリ２１およびセレクタ３０に、それぞれ接続する．バ
ンク１メモリ２１はセレクタ３０を介して＃Ｏバス５０
および＃１バス５１の一方に接続する．
＃Ｏプロセッサ１０は＃０バス５０を介してバンク０メ
モリ２０とは常時接続され使用可能であるが、バンク１
メモリ２１とはセレクタ３０の選択により接続される．
＃１プロセッサ１ｌは＃１バス５１を介しセレクタ３０
の選択によりバンク１メモリ２ｌとだけに接続される．
セレクタ３０は常時は＃１バス５１をバンクｌメモリ２
１に選択接続し、＃０プロセッサ１０からバンク１Ｍ択
信号６１を受信したときだけ＃０バス５０をバンク１メ
モリ２１に接続する．Ｉ／Ｏポート４０は、＃Ｏ，＃１
プロセッサＮｏ，１１のそれぞれから情報を受け、使用
中のメモリバンク番号を記憶する．従って、＃１プロセ
ッサｌ１がバンク１メモリ２】を使用するときは、バン
クｌメモリ２１が＃０プロセッサ１０から解放される、
Ｉ／Ｏポート４０が使用許可状態のときだけである。＃
１プロセッサｌ１がバンク１メモリ２１を使用中のとき
Ｉ／Ｏポート４０は、バンク１メモリ２１の使用中、す
なわちセレクタ３０の切替禁止を設定する．
また、＃０ブ口セッサ１０は、バンク１メモリ２１を使
用するとき、バンク１メモリ２１が＃１プロセッサ１１
から解放され、Ｉ／Ｏポート４０が使用許可状態のとき
、バンク１選択信号６１を送出し、セレクタ３０に切替
え動作を指示してバンク１メモリ２ｌへの接続を、＃１
バス５１から＃Ｏバス５０に切替えさせたのち、バンク
メモリ２１とアクセス処理できる。Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. The configuration shown in FIG. 1 includes #0 processor 10, #1 processor 11, bank 0 memory 20, bank 1 memory 21,
It has a selector 30 and an I/O port 40, the #0 bus connects to the #0 processor 10, the bank O memory 20, the selector 30, and the I/O port 40, and the #1 bus connects to the selector 30 and the I/O port 40. , connect each.
#0 processor 10 further connects bank O selection signal 60 to bank O memory 20 and bank 1 selection signal 61 to bank 1 memory 21 and selector 30, respectively. Bank 1 memory 21 is connected to #O bus 50 via selector 30.
and #1 bus 51. The #O processor 10 is always connected to and available for use with the bank 0 memory 20 via the #0 bus 50;
It is connected to the memory 21 by selection of the selector 30.
The #1 processor 1l connects to the selector 30 via the #1 bus 51.
By selecting , it is connected only to bank 1 memory 2l. The selector 30 normally connects #1 bus 51 to bank l memory 2.
1 and connects the #0 bus 50 to the bank 1 memory 21 only when the bank 1M selection signal 61 is received from the #0 processor 10. I/O port 40 is #O, #1
It receives information from each processor No. 11 and stores the memory bank number in use. Therefore, when #1 processor l1 uses bank 1 memory 2], bank l memory 21 is released from #0 processor 10.
This is only when the I/O port 40 is in a use permitted state. #
When the 1 processor l1 is using the bank 1 memory 21, the I/O port 40 sets the bank 1 memory 21 to be in use, that is, the selector 30 is prohibited from switching. Further, when the #0 processor 10 uses the bank 1 memory 21, the bank 1 memory 21 is connected to the #1 processor 11.
When the I/O port 40 is released and the I/O port 40 is enabled, the bank 1 selection signal 61 is sent, instructing the selector 30 to perform a switching operation, and connection to the bank 1 memory 2l is established.
After switching from the bus 51 to the #O bus 50, access processing to the bank memory 21 can be performed.
以上説明したように本発明は、バンクメモリの使用して
いないバンクを他のプロセッサのメモリとして接続する
構或をとることにより、マルチプロセッサシステムの共
有メモリを経済的に実現できると共に信頼性を向上でき
る効果がある．As explained above, the present invention enables shared memory in a multiprocessor system to be realized economically and improves reliability by connecting unused banks of bank memory as memory for other processors. There is an effect that can be achieved.
第１図は本発明の共有メモリアクセス方式の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the shared memory access method of the present invention.
Claims (1)
セス処理するマルチプロセッサの共有メモリアクセス方
式において、 バンク０メモリおよびバンク１メモリの二つのバンクメ
モリと、前記二つのプロセッサそれぞれに接続する二つ
のバスの何れか一方を外部からの指示によりバンク１メ
モリに接続するセレクタと、前記二つのプロセッサそれ
ぞれから使用中のバンクメモリのバンク番号の通知を受
けて記憶するＩ／Ｏポートとを有し、 前記＃０プロセッサは＃０バスを介して前記バンク０メ
モリ、セレクタ、およびＩ／Ｏポートに接続すると共に
Ｉ／Ｏポートで＃１プロセッサがバンク１メモリとのア
クセス処理のないとき、セレクタに指示してバンク１メ
モリを＃０バスに接続替えさせる一方、 前記＃１プロセッサは＃１バスを介して前記セレクタお
よびＩ／Ｏポートに接続すると共にＩ／Ｏポートで＃０
プロセッサがバンク１メモリとのアクセス処理のないと
き、セレクタを介してバンク１メモリを呼出す ことを特徴とする共有メモリアクセス方式。[Claims] #0 and #1, a multiprocessor shared memory access method in which two processors access shared memory, comprising: two bank memories, bank 0 memory and bank 1 memory, and each of the two processors; a selector that connects one of the two buses connected to the bank 1 memory to the bank 1 memory according to an external instruction, and an I/O port that receives and stores the bank number of the bank memory in use from each of the two processors. The #0 processor is connected to the bank 0 memory, selector, and I/O port via the #0 bus, and the #1 processor is connected to the bank 1 memory at the I/O port without processing access to the bank 1 memory. , while instructing the selector to reconnect the bank 1 memory to the #0 bus, the #1 processor connects to the selector and the I/O port via the #1 bus, and also connects the bank 1 memory to the #0 bus at the I/O port.
A shared memory access method characterized in that when a processor is not accessing bank 1 memory, it calls bank 1 memory via a selector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244211A JPH03105440A (en) | 1989-09-19 | 1989-09-19 | Shared memory access system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244211A JPH03105440A (en) | 1989-09-19 | 1989-09-19 | Shared memory access system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105440A true JPH03105440A (en) | 1991-05-02 |
Family
ID=17115408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244211A Pending JPH03105440A (en) | 1989-09-19 | 1989-09-19 | Shared memory access system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105440A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175881B1 (en) | 1997-05-28 | 2001-01-16 | Oki Electric Industry Co., Ltd. | Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus |
| EP1164495A2 (en) * | 2000-06-07 | 2001-12-19 | Nec Corporation | Integrated circuit for modem |
-
1989
- 1989-09-19 JP JP1244211A patent/JPH03105440A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175881B1 (en) | 1997-05-28 | 2001-01-16 | Oki Electric Industry Co., Ltd. | Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus |
| EP1164495A2 (en) * | 2000-06-07 | 2001-12-19 | Nec Corporation | Integrated circuit for modem |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6126103B2 (en) | ||
| JPH01320564A (en) | Parallel processor | |
| JPH03105440A (en) | Shared memory access system | |
| JPS6029141B2 (en) | coupling device | |
| JP2522412B2 (en) | Communication method between programmable controller and input / output device | |
| JP2962767B2 (en) | Memory access method for DMA device | |
| JP2705955B2 (en) | Parallel information processing device | |
| KR930022207A (en) | Master / Slave Memory Sharing Device and Sharing Control Method | |
| JPS6336346A (en) | Bank switching circuit | |
| JPH0363995A (en) | Dual port memory | |
| JPH01248264A (en) | System for controlling contention of system bus | |
| JPH03167651A (en) | Bus control system | |
| JPH01154272A (en) | Multiprocessor device | |
| JPS61105788A (en) | Address selection circuit of microcomputer system | |
| JPH0247751A (en) | Channel control system | |
| JPH0546537A (en) | Bus control system | |
| JPH01266651A (en) | Semiconductor memory device | |
| JPH04235661A (en) | Multiprocessor system | |
| JPS63198144A (en) | Direct memory access control system in multi-port memory | |
| JPS60245060A (en) | Microcomputer device | |
| JPH0261749A (en) | Data transfer device | |
| JPS60108958A (en) | Inter-processor information transfer control system | |
| JPS62100857A (en) | Control system for transmission of information | |
| JPH01177667A (en) | System for transferring data between multiprocessors | |
| JPH05158859A (en) | Information processor |