JP2718661B2 - Dual-port memory controller - Google Patents

Dual-port memory controller

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【発明の詳細な説明】 [産業上の利用分野] 本発明は2つのデータ処理装置を複数のデュアルポートメモリを介して接続しているシステムにおけるデュアルポートメモリ制御装置に関するものである。 DETAILED DESCRIPTION OF THE INVENTION [FIELD OF THE INVENTION The present invention relates to a dual port memory controller in a system that connects the two data processing devices via a plurality of dual port memory. [従来の技術] 従来、この種の装置は第1図のごとく、デュアルポートメモリのメモリシステムを1つしか介在させないように構成されていた。 [Prior Art] Conventionally, this type of device as the first view, only one memory system of the dual port memory was configured to not interposed. [発明が解決しようとする問題点] したがって、データ処理装置がデュアルポートメモリにアクセスする場合、常にもう一方のデータ処理装置との競合が起こり、アクセス時間が非常に長くなるという欠点があった。 [INVENTION Problems to be Solved point] Therefore, when the data processing apparatus accesses the dual port memory, always occur conflicts with other data processing apparatus has a disadvantage that the access time is very long. また、デュアルポートメモリを一方のデータ処理装置から他のデータ処理装置へのデータの一時蓄積として使用する場合などのように、メモリ容量が不足した場合の処理が複雑になるなどの欠点があった。 Further, such as when used as temporary storage of data to the dual port memory from one of the data processing apparatus to another data processing device, the processing when the memory capacity is insufficient there is a problem such as complicated . [問題点を解決するための手段] 本発明は以上の点に鑑みてなされたもので、 2つのデータ処理装置の夫々のバスに接続され、2つのデータ処理装置が夫々のバスを介してアクセス可能な複数のデュアルポートメモリの一部を、メモリアクセスの競合がなく、且つ、高速な処理を可能とするシングルポートメモリとして、一方のデータ処理装置のみに利用可能とすることを目的とし、 そのために、第1のデータ処理装置のバスと第2のデータ処理装置のバスの両方に夫々接続され、前記第1,第2のデータ処理装置が夫々のバスを介してアクセス可能な複数のデュアルポートメモリと、前記複数のデュアルポートメモリの夫々を、前記第1,第2のデータ処理装置の両方からアクセス可能なデュアルポートメモリとして利用するか、前記第1のデ The present invention [Means for solving the problems] has been made in view of the above, is connected to each of the buses of the two data processing devices, accessed via the two bus data processing apparatus of each of the a plurality of part of the dual-port memory capable, without memory access contention is, and, as a single port memory which enables high-speed processing, intended to be available only on one of the data processing apparatus, therefore the first and the bus of the data processing apparatus are respectively connected to both buses of the second data processing apparatus, the first, second access data processing device via a bus, each possible plurality of dual port a memory, each of the plurality of dual port memory, the first, or to use both of the second data processing apparatus as an accessible dual port memory, the first de ータ処理装置のみからアクセス可能なシングルポートメモリとして利用するかを、前記複数のデュアルポートメモリ毎に個々に設定する設定手段と、前記設定手段により前記第1のデータ処理装置のシングルポートメモリとして利用するものに設定されたデュアルポートメモリに対する、前記第2のデータ処理装置からのアクセスを阻止する阻止手段とを有する。 Or to utilize only over data processing device as an accessible single-port memory, a setting unit configured to set individually for each of the plurality of dual port memory, as a single-port memory of the first data processing apparatus by said setting means for dual port memory which is set to one to be used, and a blocking means for blocking access from said second data processing device. [作用] すなわち、本発明は複数のデュアルポートメモリを、 [Operation] In other words, the present invention provides a plurality of dual port memory,
第1のデータ処理装置のバスと第2のデータ処理装置のバスの両方に夫々接続し、第1,第2のデータ処理装置が夫々のバスを介してアクセス可能に構成し、 また、更に、複数のデュアルポートメモリの夫々を、 And respectively connected to both buses of the first bus and the second data processing device of the data processing apparatus, first, second data processing device is accessible to each other via the bus each and, further, the each of the plurality of dual-port memory,
第1,第2のデータ処理装置の両方からアクセス可能なデュアルポートメモリとして利用するか、第1のデータ処理装置のみからアクセス可能なシングルポートメモリとして利用するかを、複数のデュアルポートメモリ毎に個々に設定するとともに、第1のデータ処理装置のシングルポートメモリとして利用するものに設定されたデュアルポートメモリに対する、第2のデータ処理装置からのアクセスを阻止する。 First, either to use both of the second data processing apparatus as an accessible dual-port memory, or to use of only the first data processing apparatus as an accessible single-port memory, for each of a plurality of dual port memory with individually set, for the dual-port memory configured which utilizes a single-port memory of the first data processing device, to prevent the access from the second data processing apparatus. これによって、第1,第2のデータ処理装置は、複数のデュアルポートメモリを非同期で、且つ、平行してアクセス可能となり、効率よいデータ処理が可能となり、複数のデュアルポートメモリの一部を、シングルポートメモリとして、第1のデータ処理装置のみからアクセス可能となり、これにより、第1のデータ処理装置は第2のデータ処理装置との競合なしに、そのデュアルポートメモリを専用メモリとして利用でき、第1のデータ処理装置の処理の高速比が可能となる。 Accordingly, the first, second data processing apparatus, asynchronous multiple dual port memory, and allows access in parallel, efficient data processing becomes possible, a part of the plurality of dual port memory, as a single port memory, it will be accessible only from the first data processing apparatus, thereby, the first data processing device without conflict with the second data processing apparatus can utilize the dual port memory as a dedicated memory, fast ratio of the processing of the first data processing apparatus becomes possible. [実施例] 以下、図面に従って本発明の実施例を説明する。 [Example] Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings. 第2 The second
図は本発明の一実施例のブロック図である。 Figure is a block diagram of an embodiment of the present invention. 第2図において、AおよびBはデータ処理装置であって、マイクロプロセッサ1,2およびメモリ3,4を各々有する。 In FIG. 2, A and B is a data processing apparatus, each having a microprocessor 1, 2 and memory 3 and 4. 9,10および11はデュアルポートメモリであって、それぞれ、独立して、1つのデュアルポートメモリのブロックになってる。 9, 10 and 11 is a dual-port memory, each, independently, has become the block of one of the dual-port memory. 5はデコーダ、6はデータ処理装置Aの論理上位アドレスを物理上位アドレスに変換するアドレス変換装置(レジスタファイル)、7はデータ処理装置Bからのコントロール信号17をデュアルポートメモリへ分岐させるマルチプレクサ、8はデコード・ラッチ回路であって、 5 the decoder, the multiplexer 6 is an address converter for converting the logical upper address of the data processing apparatus A to the physical upper address (register file), the 7 to branch control signals 17 from the data processing device B to the dual port memory, 8 It is a decode latch circuit,
データ処理装置Aからのコントロール信号13で制御され、同装置Aからのデータ信号14をデコードしてその結果をラッチしてマルチプレクサ7を制御する。 It is controlled by control signals 13 from the data processing unit A, and latches the result decodes the data signal 14 from the device A to control the multiplexer 7. 12はデータ処理装置Aの論理上位アドレス、15は論理上位アドレス12か、またはアドレス変換装置6によって変換された物理上位アドレス、16は回路8によってラッチされているマルチプレクサ7へのコントロール信号、 12 logical upper address of the data processing apparatus A, 15 is a logical high address 12 or converted physical upper address by the address converter 6,, 16 the control signal to the multiplexer 7, which is latched by the circuit 8,
18はデコーダ5によってデコードされたデュアルポートメモリ9,10および11へのメモリセレクト信号、19はマルチプレクサ7によって分岐されたコントロール信号である。 18 memory select signal to the dual port memory 9, 10 and 11 which are decoded by a decoder 5, 19 is a control signal which is branched by the multiplexer 7. アドレス変換装置(レジスタファイル)6は、第3図(a)のごとく論理上位アドレスをレジスタファイルのアドレスとして、その論理上位アドレスに対応する物理上位アドレスが格納されている。 Address converter (register file) 6, a logical upper address as of FIG. 3 (a) as an address of the register file, the physical upper address corresponding to the logical upper address is stored. 論理上位アドレス12によって、アドレス変換装置6のレジスタアドレスがアクセスされるとそこに格納されている対応する物理上位アドレスがアドレス15としてデコーダ5に送られる。 The logic high-order address 12, the physical upper address corresponding register address of the address conversion device 6 is stored therein is accessed is sent to the decoder 5 as an address 15. このようにして論理上位アドレスは物理上位アドレスに変換される。 Logical upper address in this manner is converted into a physical upper address. このアドレス変換装置6の内容はデータ処理装置Aによって自由に書き換えが可能なので論理上位アドレスは物理上位アドレスに自由にわりあてることができる。 Since can be freely rewritten by the address contents of the conversion device 6 is a data processing apparatus A can freely allocate the logical upper address the physical upper address. データ信号14には、アドレス変換装置6の内容を書き換える時に、物理上位アドレスのデータをのせるが、このデータには第3図(b)のごとく、データ信号線のうちの1本にデュアルポート切換信号をのせる。 The data signal 14, when rewriting the contents of the address translation apparatus 6, place the data in the physical upper address, as in the FIG. 3 for this data (b), the dual port to one of the data signal lines place the switching signal. このデュアルポート切換信号によって、同時に他のデータ信号線上にのせられている物理上位アドレスのデータに対応するデュアルポートメモリ(第2図におけるデュアルポートメモリ9,10,11など)をデュアルポートまたはデータ処理装置Aからのシングルポートにする。 This dual-port switching signal, at the same time (such as dual-port memory 9, 10, 11 in FIG. 2) dual port memory corresponding to the data of the physical upper address which is placed on the other data signal line dual-port or data processing to single-port from the device a. 例えば、このデュアルポート切換信号がのせられた信号線を“1"とすると、対応するメモリはデュアルポートとなり、“0"とすると、シングルポートとなるようにすることができる。 For example, when the dual-port switching signal a signal line is placed "1", the corresponding memory becomes dual port, when "0", can be made to be single port. デコード・ラッチ回路8はデータ信号線14上の物理上位アドレスとデュアルポート制御信号とをデコードして、マルチプレクサ7へどのデュアルポートメモリがデュアルポートに設定されたのかを知らせる信号を出力し、かつその信号を変更されるまでラッチする。 Decode latch circuit 8 decodes the physical upper address and dual port control signal on the data signal line 14, which a dual port memory outputs a signal indicating whether the device is in the dual port, and its the multiplexer 7 latched until changed signal. マルチプレクサ7は回路8からの信号に従って、デュアルポートであると設定されたメモリのみにコントロール信号17を分岐する。 Multiplexer 7 is in accordance with a signal from the circuit 8, branches the control signal 17 only memory configured as a dual port. したがって、コントロール信号17を分岐されないメモリは自動的にデータ処理装置Aのシングルポートメモリになる。 Therefore, the memory that is not branched control signal 17 is a single-port memory of the automatic data processing apparatus A. 第4図(a),(b)は論理アドレスブロック(以下、LABと略す)と物理アドレスブロック(以下PABと略す)の対応の例である。 4 (a), an example of the correspondence of (b) is a logical address block (hereinafter, referred to as LAB) and (hereinafter abbreviated as PAB) physical address block. ただし、ブロック数が3の場合について記述する。 However, it describes when the number of blocks is three. PAB0はデュアルポートメモリ9に対応し、PAB1はデュアルポートメモリ10に対応し、PAB2はデュアルポートメモリ11に対応する。 PAB0 corresponds to the dual-port memory 9, PAB1 corresponds to the dual port memory 10, PAB2 corresponds to the dual port memory 11. (a)においては、LAB0がPAB0に対応していて、LAB1 (A), the coefficients of the correspond to a LAB0 is PAB0, LAB1
はPAB1に、LAB2はPAB2に各々対応している。 The PAB1, LAB2 correspond respectively to PAB2. そして、PA And, PA
B0がデュアルポートとなっているが、このことは実メモリにおいては9がデュアルポートになってることを示す。 B0, but it has become a dual-port, show that it is 9 in the dual-port in this thing is real memory. 他のPAB1,PAB2はシングルポートである。 Other PAB1, PAB2 is a single port. この状態からアドレス変換装置6のレジスタの内容を書き換え、同時にデュアルポート切換信号をコントロールすることにより、例えば(b)のような設定状態にすることができる。 Rewriting the contents of the register address conversion device 6 from this state, by controlling the dual port switching signal at the same time, it is possible to set conditions such as (b). この場合、アドレス変換装置6のレジスタの内容をLAB0がPAB1に、LAB1がPAB2に、LAB2がPAB0 In this case, the contents of register address converter 6 to LAB0 is PAB1, the LAB1 is PAB2, LAB2 is PAB0
に対応するように書きかえると同時にデュアルポート切換信号をLAB0をPAB1に対応するようにアドレス変換装置6を書きかえる時は“0"とし、LAB1をPAB2に対応するようにする時には“1"とし、LAB2をPAB0と対応するようにする時には“0"とするようにする。 The LAB0 simultaneously dual-port switching signal when rewritten so as to correspond to a "0" when rewriting the address translation apparatus 6 so as to correspond to PAB1, and "1" when to correspond to LAB1 to PAB2 , when to so as to correspond to the LAB2 and PAB0 so as to "0". これによって、PAB2、すなわち、デュアルポートメモリ11のみをデュアルポートにすることができる。 Thus, PAB2, i.e., it is possible to only dual-port memory 11 to the dual port. 1) 上記の実施例においては、論理アドレスブロック、物理アドレスブロックが共に3ブロックの場合について述べたが、このブロック数は複数であればよい。 1) In the above embodiments, the logical address blocks, although the physical address block are both described the case of three blocks, as long the number of blocks is plural. 2) 上記実施例においては、アドレス変換装置にレジスタファイルを用いているが、同様な動作をするものであれば、これに限定されるものではない。 In the 2) above embodiment uses the register file to the address translator, as long as it operates in the same manner as, but not limited thereto. 3) 本発明は、上記実施例の構成例に限定されるものではなく、その技術的範囲で種々の構成の変形が可能である。 3) The present invention is not limited to the configuration example of the above-mentioned embodiment and may be modified in various configurations in its technical scope. 以上説明したように、本実施例においては、デュアルポート部の論理アドレスと物理アドレスをブロック単位で自由に対応させることができるので、メモリ間のデータ転送をすることなく論理アドレス上では、データ転送をしたことと同じ結果を得られるので処理が非常に高速になる。 As described above, in this embodiment, since the logical address and the physical address of the dual port portion can be made to correspond freely in blocks on the logical addresses without the data transfer between the memory, the data transfer the was that the same results processed because obtain a is very fast. また、メモリをデュアルポートとシングルポートに自由に切換えられるので、メモリをシングルポート化することで、アクセス時間をデュアルポート時に比較してはるかに短縮でき、処理を高速化できる。 Further, since it is freely switched memory in the dual-port and single port, by single-ported memory, the access time can considerably shortened compared to when the dual-port, can speed up the process. [発明の効果] 以上説明したように、本発明によると、複数のデュアルポートメモリを、第1のデータ処理装置のバスと第2 As it has been described [Effects of the Invention According to the present invention, a plurality of dual port memory, a bus of a first data processing apparatus a second
のデータ処理装置のバスの両方に夫々接続し、第1,第2 And respectively connected to both buses of the data processing apparatus, first, second
のデータ処理装置が夫々のバスを介してアクセス可能に構成したので、 第1,第2のデータ処理装置は、複数のデュアルポートメモリを非同期で、且つ、平行してアクセス可能となり、 Since the data processing apparatus is accessible to each other via a bus each, first and second data processing apparatus, asynchronous multiple dual port memory, and allows access in parallel,
効率よいデータ処理が可能となり、 また、更に、複数のデュアルポートメモリの夫々を、 Efficient data processing is possible, also, further, a plurality of dual port memory respectively,
第1,第2のデータ処理装置の両方からアクセス可能なデュアルポートメモリとして利用するか、第1のデータ処理装置のみからアクセス可能なシングルポートメモリとして利用するかを、複数のデュアルポートメモリ毎に個々に設定するとともに、第1のデータ処理装置のシングルポートメモリとして利用するものに設定されたデュアルポートメモリに対する、第2のデータ処理装置からのアクセスを阻止するので、 複数のデュアルポートメモリの一部を、シングルポートメモリとして、第1のデータ処理装置のみからアクセス可能となり、これにより、第1のデータ処理装置は第2のデータ処理装置との競合なしに、そのデュアルポートメモリを専用メモリとして利用でき、第1のデータ処理装置の処理の高速化が可能となる。 First, either to use both of the second data processing apparatus as an accessible dual-port memory, or to use of only the first data processing apparatus as an accessible single-port memory, for each of a plurality of dual port memory with individually set, for the dual-port memory configured which utilizes a single-port memory of the first data processing apparatus, the block access from the second data processing apparatus, a plurality of dual port memory one the part, as a single port memory, will be accessible only from the first data processing apparatus, by which the first data processing device without conflict with the second data processing apparatus, the dual-port memory as only memory available, high-speed processing of the first data processing apparatus becomes possible.

【図面の簡単な説明】 第1図は従来のデュアルポートメモリを持ったシスアテムを示す図、 第2図は本発明一実施例のブロック図、 第3図(a)はアドレス変換装置の内容を示す図、 第3図(b)はデータ信号の内容を示す図、 第4図(a),(b)は論理アドレス空間,物理アドレス空間およびデュアルポートメモリの対応関係を示す図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 shows a Shisuatemu having a conventional dual-port memory figures, FIG. 2 is a block diagram of the present invention an embodiment, FIG. 3 (a) is the contents of the address conversion device shows, FIG. 3 (b) is a diagram showing the contents of the data signal, FIG. 4 (a), (b) is a diagram showing the logical address space, physical address space and the dual port memory correspondence. 1,2…マイクロプロセッサ、3,4…メモリ、5…デコーダ、6…アドレス変換装置(レジスタファイル)、7… 1,2 ... microprocessor, 3,4 ... memory, 5 ... decoder, 6 ... address translator (register file), 7 ...
マルチプレクサ、8…デコードとラッチ回路、9,10,11 Multiplexer, 8 ... decode and latch circuit, 9, 10, 11
…デュアルポートメモリ、12…データ処理装置の論理上位アドレス、13…データ処理装置のコントロール信号、 ... dual port memory, 12 ... logical upper address of the data processing unit, 13 ... control signal of the data processing device,
14…データ処理装置のデータ信号、15…データ処理装置の物理上位アドレス、16…マルチプレクサコントロール信号、17…データ処理装置のコントロール信号、18…メモリセレクト信号、19…データ処理装置のコントロール信号。 14 ... data signal of the data processing apparatus, 15 ... physical upper address of the data processing apparatus, 16 ... multiplexer control signal, 17 ... control signal of the data processing device, 18 ... memory selection signal, 19 ... control signal of the data processing apparatus.

Claims (1)

  1. (57)【特許請求の範囲】 1. (57) [the claims] 1. 第1のデータ処理装置のバスと第2のデータ処理装置のバスの両方に夫々接続され、前記第1,第2のデータ処理装置が夫々のバスを介してアクセス可能な複数のデュアルポートメモリと、 前記複数のデュアルポートメモリの夫々を、前記第1,第2のデータ処理装置の両方からアクセス可能なデュアルポートメモリとして利用するか、前記第1のデータ処理装置のみからアクセス可能なシングルポートメモリとして利用するかを、前記複数のデュアルポートメモリ毎に個々に設定する設定手段と、 前記設定手段により前記第1のデータ処理装置のシングルポートメモリとして利用するものに設定されたデュアルポートメモリに対する、前記第2のデータ処理装置からのアクセスを阻止する阻止手段とを有することを特徴とするデュアルポートメ First and bus of the data processing apparatus are respectively connected to both buses of the second data processing apparatus, said first, second plurality data processing device is accessible via a bus of each of the dual port memory the each of the plurality of dual port memory, the first, second or utilizing both of the data processing device as an accessible dual port memory, the first access only from the data processing device allow single-port memory or to use, a setting unit configured to set individually for each of the plurality of dual port memory, for a dual port memory which is set to the one used as a single-port memory of the first data processing device by the setting unit as, dual port main characterized by having a blocking means for blocking access from said second data processing device リ制御装置。 Li controller. 2. 2. 特許請求の範囲第1項に記載のデュアルポートメモリ制御装置において、前記第1のデータ処理装置からのデュアルポートメモリをアクセスするための論理アドレスをデュアルポートメモリの物理アドレスに変換する変換手段とを有することを特徴とするデュアルポートメモリ制御装置。 In the dual-port memory control device according to paragraph 1 claims, and conversion means for converting the logical address for accessing the dual port memory from the first data processing device to the physical addresses of the dual port memory dual port memory controller, characterized in that it comprises.
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