JPH03102880A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置及びその製造方法に関し、特にツ
ェナー電圧を低く抑えた定電圧ダイオードに適用して有
効な技術に関する。

［従来の技術］ 一般に用いられている電圧安定化用の定電圧ダイオード
（ツェナーダイオード）の逆方向電圧の定格は３〜５０
Ｖ程度であり、ｌ〜２ｖ程度の低い定格にするのは困難
である。これはツェナーダイオードの定格をｌ〜２ｖ程
度にするには半導体本体の一生面に形成される半導体本
体とは逆の導電型のウェル領域の深さを浅＜　（０．３
〜０．５μｍ）してダイオードを形成する必要があるか
らである． 今仮にＮ型半導体基板上のエビタキシャル層にＰ型ウェ
ル領域を形成したツェナーダイオードの場合を考える．
通常の定格（３〜５０ｖ）のツェナーダイオードのＰ型
ウェル領域は高温雰囲気（約１０００℃）中でＢＮソー
スよりボロン（Ｂ）を規則正しく飛びださせて半導体基
板内に注入する所謂ＢＮデポ方式にて形成される。斯る
手法によれば高温雰囲気を若干低め（約９００℃）にす
ることによりＰ型ウェル領域の深さを約０．３〜０．５
μｍ程度まで浅くすることが可能であり、これによって
ツェナーダイオードの定格を２．０Ｖ程度まで下げるこ
とができる． ［発明が解決しようとする課題］ しかしながら、ＢＮデポ方式で０．３〜０．５μｍの厚
さのＰ型ウェル領域を形成するには上述のように比較的
低い温度（８５０℃〜９００℃）雰囲気でボロンのデポ
拡散処理をする必要があるため、ＢＮソースからのボロ
ン（Ｂ）の飛出し方が不規則となって第５図に示すツェ
ナーダイオード３０の如く半導体基板１上のエビタキシ
ャル層３１表面に形成されるＰ型ウェル領域３０１の深
さが一定とならずｐｎ接合面Ｚの深さが不均一となって
しまう。

このように形成された定格２ｖのツェナーダイオードは
Ｐ型ウェル領域３０１が浅く、しかも深さが一定でない
が故に、パルスサージ、コンデンササージ等に弱く、又
当該ツェナーダイオードの特性、即ちツェナー電圧の定
格にバラツキが生じる（１．９Ｖ〜２．２ｖの範囲でダ
イオードの定格が変動する）等製品の信頼性が乏しくな
る。

このため上述のＢＮデポ方式に代えて、均一性に優れた
ボロンのイオン打込み方式によりＰ型ウェル領域を０．
３〜０．５μｍ程度に薄く形成する手法が考えられるが
、一般に使用されているボロン・イオン打込み装ｉ１　
（　２　０　Ｋ　ｅ　Ｖ　〜３　５　Ｋ　ｓＶ）はイオ
ン打ち込み時の出力が高いため当該装置を用いたボロン
の打込み深度には限界があり、最小の深度にしても１〜
２■程度のツエナーダイオードを形成するほどｐｎ接合
面を浅く形成することはできなかった。

更にイオン打込み量（ドーズ量）を調節する手法を併用
してツエナー電圧を低くすることも試みられたがドーズ
量をＩＸＩＯ”程度にしてツエナーダイオードの定格を
２．９〜３．ＯＶに下げるのが限界であった（第６図）
。

因に、ボロンのイオン打込み法によって定格１〜２ｖ程
度のツェナーダイオードを製造するには、５〜１０Ｋｅ
Ｖの低いエネルギーで安定したイオン打込みをすれば良
いと考えられる。しかしながら、斯る出力のイオン打込
み装置は未だ市販されておらず、斯る手法による低定圧
ツエナーダイオードの製造は現時点においては実現でき
ない。

また、仮に出力が５〜１０ＫｅＶのイオン打込み装置に
依り深度が一定で且つ浅いＰ型ウエル領域が形成できた
としても、ウェル領域が浅いが故に，末だツェナー降伏
が発生する時点でのリーク電流の増大やサージ耐圧を改
善する必要があり製品化するには至らない。

本発明は斯る事情に鑑みてなされたもので、サージ耐圧
が高く、しかもツェナー電圧が１〜２■程度となる低電
圧ツェナーダイオードを従前のダイオード製造装置をそ
のまま用いることにより形成することを可能とした半導
体装置を提供すること、更には，その製造方法を提供す
ることをその主たる目的とする． この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

本発明に斯る半導体装置は、半導体本体表面にこれと逆
導電型で且つこれとアクティブなｐｎ接合面をつくる第
１Ｍ域が上記半導体本体表面より均一の深度にて形成さ
れる半導体装置において，上記ｐｎ接合面の半導体本体
側に該半導体本体と同導電型で且つ高濃度の不純物が導
入された第２領域が形成され，上記第１領域と上記第２
領域の両方を囲繞するように少なくとも第１領域の深度
と第２領域の深度の和より大なる深度のガードリングが
形成したものである６ ［作用］ ｐｎ接合面の半導体本体側に当該半導体本体と同導電型
で且つ不純物濃度の高い層が形成されるのでｐｎ接合面
が超階段接合となり、従ってｐｎ接合面が半導体本体の
表面より深いところに形成された状態で降伏電圧（ツェ
ナー電圧）を低く抑えることができる．しかも．ｐｎ接
合面をガードリングで囲繞しているので、降伏発生時の
電圧値に対応するリーク電流を低く抑えることもできる
．［実施例］ 以下本発明の実施例を図面を参照して説明する．第１図
は本発明の第１実施例である定電圧ツェナーダイオード
１０の断面図である。本発明はツェナーダイオードのｐ
ｎ接合面Ｘのエビタキシャル層２側（第１＠中下側）に
、当該エビタキシャル層２と同導電型の高濃度不純物が
導入された領域（第２領域）３ａ′を形成したもの、換
言すれば所謂超階段接合を形成したものであり、これに
より、ｐｎ接合を深くしたままツェナー電圧の低下（低
電圧化）を図ったものである． ところで第１実施例は、上記高濃度不純物を導入した第
２領域３ａ’　を形成するにあたり、予めエビタキシャ
ル層２全面に当該エビタキシャル層２と同導電型の不純
物が高濃度に導入された第１の層３を堆積し、その後イ
オン打込みにより当該第１の層３と逆導電型のガードリ
ング５、該ガードリング５と同導電型の第１領域６を順
次形成したものである． 以下、該第１実施例に斯る半導体装置の構或並びにその
製造方法について説明する． 第１図中符号１はＮ型半導体基板、２はＮ型エピタキシ
ャル層を示す．エビタキシャル層２の全面には当該エビ
タキシャル層２より不純物濃度（砒素（Ａｓ）濃度）の
高いＮ＋型拡散層（第１の層）３が例えば熱拡散やイオ
ン・インプラテーション技術により均一の深度（第１の
深度）ｋにて形成されている．その上には保護膜として
の酸化膜４が被着されており，該酸化膜４の形成は例え
ばＣＶＤ法により行なわれている．酸化膜４はフォトリ
ソグラフを用いて選択的エッチングされ、これによりツ
ェナーダイオードのコンタクトホール７ａが形成される
．そして、マスクを用いたイオン打込みによりボロン（
Ｐ型不純物）が少なくとも拡散層３の深度ａより深い所
望の深度（第２の深度）ａで環状に注入されガードリン
グ５が形成される．次いで他のマスクを用いたイオン打
込みにより、拡散層３のうち上記ガードリング５によっ
て囲繞された部分３ａに、当該拡散層３ａの深度ｋより
浅い一定の深度（第３の深度）ｍで且つ一定濃度でボロ
ン（Ｂ）を注入してガードリング５と同導電型であるＰ
＋型拡敢層（第１領域）６を形成する．上記ガードリン
グ５と拡散層６の？或は市販のイオン打ち込み装置の出
力で十分実行可能であり、新たな低出力のイオン打ち込
み装置を必要としない． その後、斯く構成されたツエナーダイオード１０のツェ
ナー電圧Ｖｚが所望の低い値となるようにアニール（追
加拡散）を施し、次いで電極７をコンタクトホール７ａ
に充填し且つ拡散Ｎ６とコンタクトするように形成して
定電圧ツェナーダイオード１０を得る（第１図）． ここで，拡散層３ａ内でボロン（Ｂ）を到達させない範
囲３ａ’　がＮ型エピタキシャル層２より不純物濃度の
高い第２領域となり、これによって超段階接合が形成さ
れる。

ところで，この第１実施例に於いては上記拡散層３ａ’
　と上記Ｐ＋型拡散層６をガードリング５にて囲繞する
ようになっているが、これはツエナーダイオード１０の
リーク電流Ｉｓを低く抑えるためである．即ち、ガード
リング５のない場合、ツェナー電圧を小さ（　（Ｖｚ■
：１〜２Ｖ）設定すること自体は可能であるが、このと
き半導体表？で降伏（表面降伏）が生じ易く第２図曲Ｍ
Ｌエで示すようにツェナー電圧波形の傾きが全体的に急
となってリーク電流Ｉｓの値が所望の値（Ｉｓ■：３〜
５ｍＡ）より１桁程大きくなってしまうことが確認され
た（Ｉ８２）ａ上記ガードリング５は上述の半導体表面
での降伏を阻止するもの、即ち基板内（バルク）で降伏
を生じさせるためのものであり、このリング５の働きに
より第２図曲線Ｌ２に示すようにツェナー電圧波形がツ
ェナー電圧Ｖｚ■近傍で急峻となり、従ってツェナー電
圧Ｖｚ■に対応するリーク電流Ｉｓの値を第２図曲線Ｌ
，で示す従来の定格Ｖｚ，のダイオードのリーク電流の
範囲Ｉｓ１と同程度とすることができ、製品価値のある
低電圧ツェナーダイオードを達成することが可能となる
。また、当該ガードリング５はサージ耐圧をより一層向
上させる機能を併せ持つ。

上記構或のツェナーダイオードは、そのツェナー電圧を
１．０〜２．０Ｖ程度とし、且つリーク電流を３〜５ｍ
Ａ程度とすることができる．第３図は第１のＭ３に導入
される砒素（Ａｓ）のドーズ量と、その結果得られる定
電圧ツエナーダイオードのツエナー電圧Ｖｚとの関係を
表わすグラフである．このグラフからも分かるように、
砒素（Ａｓ）のドーズ量を調節することにより１〜４Ｖ
までの定格の低電圧ツエナーダイオードを適宜得ること
ができるようになる． 次に第４図を参照して本発明の第２実施例について説明
する。第２実施例のツエナーダイオード２０は拡散層３
の形成方法が第１実施例と異なるのみであり、従って、
同一の部材には同一の符号を付してその説明は省略する
． 先ず、Ｎ型エピタキシャル層２の全面に酸化膜４を被着
する．その後ガードリング５を形成すべく酸化膜４をフ
オトリソグラフにより選択エッチングし、更にマスクを
用いたイオン打込みにより第２の深度悲のガードリング
５を形成する。その後更に他のマスクを用いて，Ｎ型エ
ピタキシャノレ層２より不純物濃度の高いＮ＋型拡散層
３ｂを砒素（Ａｓ）のイオン打込みによって、深さ一定
（第１深度ｋ）で且つ一定濃度となるように形成する．
その後当該Ｎ＋型拡散層３ｂと略同じ表面積に、該拡散
層３ｂより浅い一定深度（第３の深度）ｍで且つ一定濃
度となるようにボロン（Ｂ）の打込みを行なってＰ型拡
散層（第１領域）６を形成する。その後ツェナー電圧が
所望の値となるようにアニールを施し、電極７を形成し
て定電圧ツェナーダイオード２０を得る。

このような方法により形成される第２実施例の半導体装
置も第１実施例の半導体装置と同様に低電圧で且つリー
ク電流の低いツェナーダイオードを達成することはいう
までもない。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが，本発明は上記実施例に限定されるも
のではなく，その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない． 尚、上記第１及び第２実施例では拡散層３ａ，３ｂｔｉ
−Ｎ型エピタキシャル層２上に形成するようにしたが、
例えばエビタキシャル層を形成しない半導体基板上に直
接的に形成するようにしてもよい． また、上記第１及び第２実施例では半導体基板１をＮ型
としているが，Ｐ型とした場合にも本発明は同様に適用
可能であり、その場合には各拡散層を上記実施例の導電
型の逆導電型にすればよい．［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
． 即ち、本発明は、半導体本体表面にこれと逆導電型で且
つこれとアクティブなｐｎ接合面をつくる第１領域が上
記半導体本体表面より均一の深度にて形成される半導体
装置において、上記ｐｎ接合面の半導体本体側に該半導
体本体と同導電型で且つ高濃度の不純物が導入された第
２領域が形成され、上記第１領域と上記第２領域の両方
を囲繞するように少なくとも第１領域の深度と第２領域
の深度の和より大なる深度のガードリングが形成するよ
うにしたので、ｐｎ接合面を半導体本体の表面より比較
的深い深度にて形成したまま当該半導体の降伏電圧（ツ
ェナー電圧）を下げることができ、従ってサージ耐圧の
高い低電圧ツェナーダイオードが得られる。このとき上
記ガードリングの働きによりサージ耐圧は従前のものよ
り一層向上することとなり、更に、降伏電圧に対応する
リーク電流値も下がり性能の良い低電圧ツェナーダイオ
ードとして機能する。

また、上記構成の半導体装置は、従前用いられている半
導体製造装置にて充分製造可能なため原価低減に大きく
貢献できる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の第１実施例を示す縦
断面図、 第２図はツェナーダイオードのツエナー電圧とリーク電
流との関係を表わすグラフ、 第３図は第１実施例の第１のＨ３に導入されるる砒素（
Ａｓ）のドーズ量とツェナー電圧との関係を表わすグラ
フ、 第４図は本発明に係る半導体装置の第２実施例を示す縦
断面図、 第５図は従来用いられているＢＮデポ方式により形成さ
れた低電圧ダイオードを示す縦断面図．第６図は従来の
イオン打込み法により低電圧ダイオードを形成する際の
ボロン（Ｂ）のドーズ量とツェナー電圧との関係を表わ
すグラフである。 ｌ・・・・半導体基板、２・・・・エビタキシャル層、
３′・・・・第２領域、５・・・・ガードリング層、６
・・・・第１領域、Ｃ・・・・第１領域の深度、Ｘ・・
・・ｐｎ接合面。 第　　１　　図 第６図 第　　２　　図 オ；ロン（８）　ト”−ズ゛童一 ツェナー１１チ（ＶＺ　１ ぷ比棄（Ａｓ）’ｓ゛−ス゛１ヒ

Claims (1)

1. 【特許請求の範囲】 １、半導体本体表面にこれと逆導電型で且つこれとアク
   ティブなｐｎ接合面をつくる第１領域が上記半導体本体
   表面より均一の深度にて形成される半導体装置において
   、上記ｐｎ接合面の半導体本体側に該半導体本体と同導
   電型で且つ高濃度の不純物が導入された第２領域が形成
   され、上記第１領域と上記第２領域の両方を囲繞するよ
   うに少なくとも第１領域の深度と第２領域の深度の和よ
   り大なる深度のガードリングが形成されていることを特
   徴とする半導体装置。 ２、前記半導体本体表面に第１の深度にて当該半導体本
   体と同導電型で且つ高濃度の不純物が導入された第１の
   層を形成し、前記第１の深度より深い第２の深度にて前
   記ガードリングを形成し、該ガードリングにより囲繞さ
   れる第１の層にこれと逆導電型の不純物を前記第１の深
   度より浅く打ち込むことによって、上記第１領域と上記
   第２領域とを形成するようにしたことを特徴とする請求
   項１記載の半導体装置の製造方法。 ３、上記半導体本体表面に第２の深度にて前記ガードリ
   ングを形成し、該ガードリングにて囲繞された領域に半
   導体本体と同導電型の不純物を打込むことにより第２の
   深度より浅い第１の深度にて第１の層を形成し、斯く形
   成した第１の層にこれと逆導電型の不純物を打ち込むこ
   とにより、上記第１領域と上記第２領域とを形成するよ
   うにしたことを特徴とする請求項１記載の半導体装置の
   製造方法。