JPH03100475A - Data forming system for conduction test of multilayer substrate - Google Patents
Data forming system for conduction test of multilayer substrateInfo
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- JPH03100475A JPH03100475A JP1238618A JP23861889A JPH03100475A JP H03100475 A JPH03100475 A JP H03100475A JP 1238618 A JP1238618 A JP 1238618A JP 23861889 A JP23861889 A JP 23861889A JP H03100475 A JPH03100475 A JP H03100475A
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Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層基板導通試験用データ生成システムに関
し、特にピンの位置データとノ＜ターンデータから多層
基板の導通試験用データを生成する多層基板導通試験用
データ生成システムに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a multilayer board continuity test data generation system, and in particular a multilayer board continuity test data generation system for generating continuity test data for a multilayer board from pin position data and turn data. Related to a data generation system for board continuity testing.
従来の技術としては、導通試験用データ生成システムが
ある。従来のシステムは、ノ（ターンを合成しネットを
生成するネット合成処理部と、前記ネットをパターンの
分岐単位に分割する単位ネ・ント分割処理部と、前記ネ
ットに含まれるテストノ（ラド位置を抽出するパッド位
置抽出処理部と、−パッドから他パッドへの経路をトレ
ースする〕（・ラド間トレース処理部と、前記トレース
結果から線長を求める線長計算処理部とを含んで構成さ
れる。As a conventional technique, there is a continuity test data generation system. The conventional system consists of a net synthesis processing unit that synthesizes turns and generates a net, a unit division processing unit that divides the net into pattern branch units, and a unit division processing unit that divides the net into pattern branch units, and a test node (rad position) included in the net. It is composed of a pad position extraction processing section to be extracted, an inter-rad tracing processing section that traces the path from the - pad to other pads, and a line length calculation processing section that calculates the line length from the tracing result. .
上述した従来の導通試験用データ生成システムでは、多
層基板に対しては全層積層後の導通試験用データのみ生
成されるので、積層毎の試験用データを生成できないと
いう欠点があった。The conventional continuity test data generation system described above has a drawback in that for a multilayer board, only continuity test data after all layers are laminated, and therefore test data for each layer cannot be generated.
本発明の多層基板導通試験用データ生成システムは、ピ
ンの位置データとパターンデータとからパターンを合成
しネットを生成するネット合成処理部と、前記ネットを
任意層以下に含まれるサブネットに分割するサブネット
分割処理部と、前記サブネットをパターンの分岐単位に
分割する単位ネット分割処理部と、前記サブネットに含
まれるテストパッド位置を抽出するパッド位置抽出処理
部と、−パッドから他パッドへの経路をトレースするパ
ッド間トレース処理部と、前記トレース結果から線長を
求める線長計算処理部とを含んで構成される。The multilayer board continuity test data generation system of the present invention includes a net synthesis processing section that synthesizes a pattern from pin position data and pattern data to generate a net, and a subnet that divides the net into subnets included in arbitrary layers and below. a division processing unit, a unit net division processing unit that divides the subnet into pattern branch units, a pad position extraction processing unit that extracts test pad positions included in the subnet, and tracing a route from a pad to another pad. The line length calculation processing section calculates a line length from the trace result.
次に、本発明の実施例について、図面を参照して詳細に
説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すフローチャートである
。FIG. 1 is a flowchart showing one embodiment of the present invention.
ピンの位置データ１とパターンデータ２に基づいてネッ
ト合成処理部３によりネットデータ４が生成される。デ
ータ生成層に関して、パターンデータ２の所属層に基づ
いて、サブネット分割処理部５によりネットデータ４を
分割しサブネットデータ６が生成される。前記サブネッ
トデータ６は単位ネット分割処理部７によりパターンの
分岐単位に分割され、単位ネットデータ８が生成される
。Net data 4 is generated by the net synthesis processing section 3 based on the pin position data 1 and the pattern data 2. Regarding the data generation layer, based on the layer to which the pattern data 2 belongs, the subnet division processing unit 5 divides the net data 4 to generate subnet data 6. The subnet data 6 is divided into pattern branch units by a unit net division processing section 7, and unit net data 8 is generated.
ピンの位置データ１とパターンデータ２に基づいて、テ
ストパッド位置抽出処理部９により前記サブネットデー
タ６に含まれるピン位置に対応するパッド位置データ１
０が生成される。パッド位置データ１０の中の一つ、例
えば座標値が最小であるパッドを代表パッドとし、前記
代表パッドからの他のパッドへの経路データ１２がパッ
ド間トレース処理部１１により生成される。経路データ
１２とパターンデータ２に基づいて線長計算処理部１３
により線長データ１４が算出され、導通試験用データ１
５が生成される。サブネット分割処理部５から線長計算
処理部１３までを、データ生成する暦数の分だけ繰り返
すことにより、全層の導通試験用データを生成する。Based on the pin position data 1 and pattern data 2, the test pad position extraction processing unit 9 extracts pad position data 1 corresponding to the pin position included in the subnet data 6.
0 is generated. One of the pad position data 10, for example, the pad with the smallest coordinate value, is set as a representative pad, and route data 12 from the representative pad to other pads is generated by the inter-pad trace processing unit 11. Line length calculation processing unit 13 based on route data 12 and pattern data 2
Line length data 14 is calculated, and continuity test data 1
5 is generated. By repeating the steps from the subnet division processing unit 5 to the line length calculation processing unit 13 as many times as the number of data generation events, continuity test data for all layers is generated.
以下に、ピンの位置データとパターンデータとから、導
通試験用データを生成するまでの過程を説明する。The following describes the process of generating continuity test data from pin position data and pattern data.
第２図はピンの位置データ１６の表示図、第３図はパタ
ーンデータ１７の表示図である。ピンの位置データはピ
ンの座標値と到達層によって構成され、パターンデータ
はビン位置１８とビア位置１９とパターンの折れ曲がり
点２０の座標値と所属層と属性とから構成される。導通
試験用データ１５はパッド座標値と所属ネットの代表パ
ッドからの線長とから構成される。導通試験は前記導通
試験用データに基づいて代表パッドとの抵抗を測定した
実測値と、線長から′求まる抵抗の計算値を比較するこ
とにより行われる。FIG. 2 is a display diagram of the pin position data 16, and FIG. 3 is a display diagram of the pattern data 17. The pin position data is composed of the pin coordinate value and the layer reached, and the pattern data is composed of the coordinate value of the bin position 18, the via position 19, the bending point 20 of the pattern, the layer to which it belongs, and the attribute. The continuity test data 15 is composed of pad coordinate values and line lengths from the representative pad of the belonging net. The continuity test is performed by comparing the actual measured value of the resistance with the representative pad based on the continuity test data and the calculated value of the resistance determined from the line length.
第４図は、ネット合成処理部３により生成されたネット
２１の表示図である。第４図ではわかりやすくするため
にネットは一つだけ図示している。FIG. 4 is a display diagram of the net 21 generated by the net synthesis processing section 3. In Figure 4, only one net is shown for clarity.
第５図は、第１層についてサブネット分割処理部５によ
り分割されたサブネット２２の表示図である。第１層に
おいて前記ネット２１は３つのサブネットに分割されて
いる。FIG. 5 is a display diagram of the subnet 22 divided by the subnet division processing unit 5 in the first layer. In the first layer, the net 21 is divided into three subnets.
第６図は第２層についてサブネット分割処理部により分
割されたサブネットの表示図である。第２層においてネ
ット２１はサブネット２３とサブネット２４の２つのサ
ブネットに分割されている。FIG. 6 is a display diagram of subnets divided by the subnet division processing unit in the second layer. In the second layer, the net 21 is divided into two subnets, a subnet 23 and a subnet 24.
以下、第２層について導通試験用データを生成するまで
の説明をする。Hereinafter, the process up to generating continuity test data for the second layer will be explained.
第７図は、単位ネット分割処理部によりビン位置と分岐
点で分割された単位ネット、及びテストパッド位置抽出
処理部により抽出されたテストパッド位置の表示図であ
る。サブネット２３は単位ネット２５から単位ネット２
９に分割され、サブネット２４は単位ネット３０となる
。サブネットに含まれるビン位置はテストパッド位置と
して抽出される。サブネット２３についてはテストパッ
ド３１からテストパッド３４が抽出される。サブネット
２３において、例えば座標値の最小となるテストパッド
３１を代表パッドとすると、パッド間トレース処理部に
より他のパッドと代表パッドとの間の連続した単位ネッ
トがトレースされ、経路データが生成される。テストパ
ッド３４に関する経路データは、単位ネット２５．単位
ネット２６、単位ネット２９である。各パッドの線長は
、前記経路データとパターンデータとの座標値に基づい
て線長計算処理部により求められる０以上の処理により
導通試験用データが生成される。FIG. 7 is a display diagram of the unit net divided at bin positions and branch points by the unit net division processing section and the test pad positions extracted by the test pad position extraction processing section. Subnet 23 connects unit net 25 to unit net 2
The subnet 24 becomes a unit net 30. Bin positions included in the subnet are extracted as test pad positions. Regarding the subnet 23, the test pad 34 is extracted from the test pad 31. In the subnet 23, for example, if the test pad 31 with the minimum coordinate value is set as the representative pad, the inter-pad trace processing section traces continuous unit nets between other pads and the representative pad, and generates route data. . The route data regarding the test pad 34 is stored in the unit net 25. They are a unit net 26 and a unit net 29. The line length of each pad is determined by a line length calculation processing unit based on the coordinate values of the route data and pattern data, and continuity test data is generated by processing 0 or more.
本発明の多層基板導通試験用データ生成システムは、ピ
ンの位置データとパターンデータとから、パターンを合
成しネットを生成し、ネットを任意層以下に含まれるサ
ブネットに分割し、サブネットをパターンの分岐単位に
分割し、サブネットに含まれるテストパッド位置を抽出
し、−パッドから他のパッドへの経路をトレースし、ト
レース結果から線長を求めることにより、積層毎の導通
試験用データを生成できるという効果がある。The multilayer board continuity test data generation system of the present invention synthesizes patterns from pin position data and pattern data to generate a net, divides the net into subnets included in an arbitrary layer or below, and branches the subnets into patterns. It is possible to generate continuity test data for each layer by dividing it into units, extracting the test pad positions included in the subnet, tracing the path from the -pad to other pads, and finding the line length from the trace results. effective.
第１図は本発明の一実施例の構成を示すフローチャート
、第２図はピンの位置データの表示部、第３図はパター
ンデータの表示図、第４図はネットの表示部、第５図は
第１層のサブネットの表示部、第６図は第２層のサブネ
ットの表示図、第７図は単位ネットとテストパッド位置
の表示図である。
１・・・ピンの位置データ、２・・・パターンデータ、
３・・・ネット合成処理部、４・・・ネットデータ、５
・・・サブネット分割処理部、６・・・サブネットデー
タ、７・・・単位ネット分割処理部、８・・・単位ネッ
トデータ、９・・・テストパッド位置抽出処理部、１０
・・・パッド位置データ、１１・・・パッド間トレース
処理部、１２・・・経路データ、１３・・・線長計算処
理部、１４・・・線長データ、１５・・・導通試験用デ
ータ。FIG. 1 is a flowchart showing the configuration of an embodiment of the present invention, FIG. 2 is a pin position data display section, FIG. 3 is a pattern data display section, FIG. 4 is a net display section, and FIG. 5 is a display section for displaying pattern data. 6 is a display diagram of the first layer subnet, FIG. 6 is a display diagram of the second layer subnet, and FIG. 7 is a display diagram of the unit net and test pad positions. 1... Pin position data, 2... Pattern data,
3... Net synthesis processing section, 4... Net data, 5
... Subnet division processing unit, 6... Subnet data, 7... Unit net division processing unit, 8... Unit net data, 9... Test pad position extraction processing unit, 10
...Pad position data, 11...Inter-pad trace processing section, 12...Route data, 13...Line length calculation processing section, 14...Line length data, 15...Continuity test data .
Claims (1)
合成しネットを生成するネット合成処理部と、前記ネッ
トを任意層以下に含まれるサブネットに分割するサブネ
ット分割処理部と、前記サブネットをパターンの分岐単
位に分割する単位ネット分割処理部と、前記サブネット
に含まれるテストパッド位置を抽出するパッド位置抽出
処理部と、一パッドから他パッドへの経路をトレースす
るパッド間トレース処理部と、前記トレース結果から線
長を求める線長計算処理部とを含むことを特徴とする多
層基板導通試験用データ生成システム。a net synthesis processing unit that synthesizes a pattern from pin position data and pattern data to generate a net; a subnet division processing unit that divides the net into subnets included in an arbitrary layer or below; and a subnet division processing unit that divides the subnet into a pattern branch unit. A unit net division processing unit that divides a unit net, a pad position extraction processing unit that extracts test pad positions included in the subnet, an inter-pad trace processing unit that traces a route from one pad to another, and a line extraction processing unit that traces a path from one pad to another. 1. A multilayer board continuity test data generation system, comprising: a line length calculation processing unit that calculates a line length.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238618A JPH03100475A (en) | 1989-09-13 | 1989-09-13 | Data forming system for conduction test of multilayer substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238618A JPH03100475A (en) | 1989-09-13 | 1989-09-13 | Data forming system for conduction test of multilayer substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03100475A true JPH03100475A (en) | 1991-04-25 |
Family
ID=17032839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238618A Pending JPH03100475A (en) | 1989-09-13 | 1989-09-13 | Data forming system for conduction test of multilayer substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03100475A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020054214A1 (en) * | 2018-09-14 | 2020-03-19 | 日本電産リード株式会社 | Inspection instruction information generation device, substrate inspection system, inspection instruction information generation method, and inspection instruction information generation program |
| WO2020095810A1 (en) * | 2018-11-09 | 2020-05-14 | 日本電産リード株式会社 | Inspection instructions information generation device, board inspection system, inspection instructions information generation method, and inspection instructions information generation program |
-
1989
- 1989-09-13 JP JP1238618A patent/JPH03100475A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020054214A1 (en) * | 2018-09-14 | 2020-03-19 | 日本電産リード株式会社 | Inspection instruction information generation device, substrate inspection system, inspection instruction information generation method, and inspection instruction information generation program |
| JPWO2020054214A1 (en) * | 2018-09-14 | 2021-09-09 | 日本電産リード株式会社 | Inspection instruction information generator, board inspection system, inspection instruction information generation method, and inspection instruction information generation program |
| WO2020095810A1 (en) * | 2018-11-09 | 2020-05-14 | 日本電産リード株式会社 | Inspection instructions information generation device, board inspection system, inspection instructions information generation method, and inspection instructions information generation program |
| CN112969925A (en) * | 2018-11-09 | 2021-06-15 | 日本电产理德股份有限公司 | Inspection instruction information generating device, substrate inspection system, inspection instruction information generating method, and inspection instruction information generating program |
| JPWO2020095810A1 (en) * | 2018-11-09 | 2021-09-30 | 日本電産リード株式会社 | Inspection instruction information generator, board inspection system, inspection instruction information generation method, and inspection instruction information generation program |
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