JPH0293810A - 信号発生方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は複数の独立したシステムがあり、それぞれに共
通のクロックとリセット信号を供給することにより、各
システム間の内部クロック位相の同期を容易にした信号
発生方式に関する。

（従来の技術） クロックとリセット信号発生回路とそれを受けるシステ
ム群は、第３図のように構成されている。図中、３１は
クロック＆リセット信号発生回路であり、３２はそれを
受けるシステム群である。

第４図は第３図に示したクロック＆リセット信号発生回
路の内部構成を示す図である。図中、３１１〜３１４は
ドライバ、３１５・３１６はフリップフロップである。

５ＣＬＲはシステムクリア信号である。Ｏ２０は発振器
からのクロックである。ＣＬＫはＯ２０から作られるク
ロックであり、５ＲＥＳＥＴはＯ２０で同期化されたク
ロックである。これらＣＬＫとＱＲＥＳＥＴが各システ
ムに供給されるとＣＬＫと５ＲＥＳＥＴセツトアツプと
ホールド条件がシステム群３２の要求を満たす時、リセ
ットの立下りで各システムの位相が同期化される。以上
のタイミングチャートを第５図に示す。ＣＬＫに対して
５ＲＥＳＥＴのセットアツプ条件ｔ１とホールド条件ｔ
２が満足すると、ＱＰＣＬＫが図のように各システム内
部で発生される。

（発明が解決しようとする課題） しかしながら、クロックとリセット信号の間に位相を同
期化するためのセットアツプ時間とホールド時間が規定
されており、従来の回路だとクロック周波数が高くなる
と発生回路の素子デイレイによっては、上記セットアツ
プとホールド時間を満足させることが困難になる。

本発明は上記欠点に鑑みてなされたものであり、クロッ
クとリセット発生回路の素子デイレイの速度によらずに
、クロックとリセットを発生させて各システムに供給し
位相を同期化する信号発生方式を提供することを目的と
する。

〔発明の構成〕

（課題を解決するための手段及び作用）本発明の信号発
生回路は、入力されるリセット信号を発振器から入力さ
れるクロックにて検出する第１のフリップフロップと、
検出後クロック出力を一定期間禁止する第２のフリップ
フロップ及びゲート回路と、クロックを禁止中に単数あ
るいは複数のシステムへ検出したリセット信号を送出し
、その後再びクロック出力を許可する第３のフリップフ
ロップ及びゲート回路で構成され、リセット出力の変化
時にクロック出力が一時的に禁止され、レベル状態を保
つことにより、クロック周波数が高くなっても、クロッ
ク出力に対するリセット出力のセットアツプ時間とホー
ルド時間が保証され、各システムの動作状態の位相を出
力回路の素子速度によらずに同期化することを特徴とす
るものである。

本発明は上述したように、クロックとリセット発生回路
で、リセットを出力する時にのみクロックの周期を引き
延ばすフリップフロップを設けることにより、各システ
ムが要求するクロックに対するリセットのセットアツプ
とホールド条件を満足させるものである。このことによ
り、クロックとリセット発生回路の素子デイレイの速度
によらず、クロックの周波数が高くなっても、各システ
ムの位相を同期化させることができる。

（実施例） 以下、図面を使用して本発明の実施例について詳細に説
明する。

第１図は本発明の実施例を示すブロック図である。

図において、１１はフリップフロップ（Ｆｌ）あり、外
部から到来する５ＣＬＲをＯ２０で同期化するために設
けられる。１２はフリップフロップ（Ｆ２）であり、Ｆ
１出力をＯ２０で同期化するものである。１３はフリッ
プフロップ（Ｆ３）であり、Ｆ２出力を同期化するもの
であり、これは５ＲＥＳＥＴ出力となる。１４はフリッ
プフロップ（Ｆ４）である。これは、Ｆ３出力を同期化
するものであり、５ＲＥＳＥＴ出力となる。１５はアン
ドゲートであり、Ｆ２のＱ出力とＦ４のＱ出力との論理
積がとられオアゲート１６に出力している。オアゲート
１６は、Ｏ２０とアンドゲート１５出力と論理和をとっ
てＣＬＫ出力となる。

第２図は本発明実施例の動作を示すタイミングチャート
であり、各システム内部クロックの位相の同期化の様子
を示す。

以下、本発明実施例の動作について詳細に説明する。

第１図に示したクロック、リセット発生回路にて、リセ
ットのインアクティブ時をフリップフロップ１１で検出
し、フリップフロップ１２で同期化する；その後、クロ
ックを引き延ばし、十分ホールド時間を確保するため次
のクロックでフリップフロップ１３にリセット信号をセ
ットし、その出力を５ＲＥＳＥＴとして出力する。次に
セットアツプ時間を確保するために次のクロックでフリ
ップフロップ１４にリセット信号をセットし、クロック
を通常に戻す。クロック出力禁止の期間がフリップフロ
ップ１２とフリップフロップ１４出力の論理積条件とし
てとられる。これはアンドゲート１５による。クロック
出力の禁止、許可を制御するのがオアゲート１６である
。

尚、マイクロプロセッサと同期して、同一クロックを入
力して動作させようとするＬＳＩにはみなこの方法を用
いて良い。

〔発明の効果〕

以上詳記したように本発明によれば、クロックとリセッ
ト発生回路の素子デイレイによることなく、クロックの
周波数が高くなっても各システムの位相を同期化させる
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャート、第３図乃
至第５図はそれぞれ従来例を示す図であり、第３図はク
ロックとリセット信号発生回路と各システムとの接続例
、第４図は信号発生回路の構成例、第５図はタイミング
チャートのそれぞれを示す。 １１．１２，１３．１４・・・フリップフロップ、］５
・・・アンドゲート、１６・・・オアゲート、３１・・
・クロック＆リセット信号発生回路、３２・・・システ
ム＃０〜＃ｎ０

Claims (1)

【特許請求の範囲】
1. 少なくても１つの独立したシステムがあり、それぞれに
   共通のクロックとリッセト信号を供給して、それぞれの
   システムの動作状態の位相を同期化する信号発生回路に
   おいて、この回路に入力されるリセット信号を発振器か
   ら入力されるクロックで検出する第１のフリップフロッ
   プと、検出後クロックを一定期間禁止する第２のフリッ
   プフロップ及びゲートと、クロックを禁止中に単数ある
   いは複数のシステムへ検出したリセット信号を送出し、
   その後再びクロック出力を許可する第３のフリップフロ
   ップ及びゲートを具備し、リセット出力の変化時にクロ
   ック出力が一時的に禁止されたレベル状態を保ち、各シ
   ステムの動作状態の位相を出力回路の素子速度によらず
   に同期化することを特徴とする信号発生方式。