JPH029230A - デイジタルデータセレクタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、ディジタルデータセレクタ回路に関し、特
にＭチャンネル構成でひとつのサンプル単位がＮビット
構成のディジタルデータに対して、あるチャンネルデー
タを任意のチャンネルへ転送する機能を有するディジタ
ルデータセレクタ回路に関するものである。

【従来の技術】

第２４図は、例えば特願昭６２−２８５５７４号公報に
示された従来のディジタルデータセレクタ回路を示す要
部ブロック図である。図において、３０１はディジタル
データ発生部であって、出力チャンネルＣＨＩ〜ＣＨ８
からなるＭチャンネル構成（この場合、Ｍ＝８）による
ディジタル出力デ−タ３０２ａ〜３０２ｈを発生する。 ３０３はディジタルデータ受信部であって、人力チャン
ネルＣＨＩ〜ＣＨ８からなるＭチャンネル構成、この場
合、Ｍ＝８によるディジタル入力データ３０４ａ〜３０
４ｈを取り込む処理を実行する。３０５は出力チャンネ
ルＣＨｌと入力チャンネルＣＨ５を接続する配線、３０
６は出力チャンネルＣＨ６と入力チャンネルＣＨ８を接
続する配線である。 第２５図３０２ａ〜３０２ｈは第２４図におけるディジ
タル出力データ３０２ａ〜３０２ｈを示すものであって
、即ち、第２５図３０２ａ〜３０２ｈは出力チャンネル
ＣＨ１−ＣＨ８の各チャンネル信号を示し、この各出力
チャンネル信号ＣＨＩ−ＣＨ８はシリアル構成による１
６ビツトのデータ配列となっている。ここで、各チャン
ネルにおける１６ビツトのデータ配列内に記載されてい
るＭは最上位ビットを示し、１６は最下位ビットを示し
ている。そして、この各チャンネル内におけるデータ配
列中のＭ〜１６の間がサンプル周期となって１サンプル
分のデータを示している。このサンプル単位が連続する
ことにより、１チャンネル分のディジタル出力データと
なり、これが更にＭチャンネル分パラレルに出力される
ことにより、ディジタルデータ発生部３０１から出力さ
れるディジタル出力データ３０２ａ〜３０２ｈとなって
いる。 次に動作について説明する。このように構成されたディ
ジタルデータセレクタ回路において、ディジタルデータ
発生部３０１は第２５図に３０２ａ〜３０２ｈに順次示
すディジタル出力データ３０２ａ〜３０２ｈを各出力チ
ャンネルＣｌＴｌ〜ＣＩ＋　８に送出する。 ここで、ディジタルデータセレクタ回路は配線３０５に
よって出力チャンネルＣＨＩと入力チャンネルＣＨ５が
接続され、また配線３０６によって出力チャンネルＣＨ
６と入力チャンネルＣＨ８が接続されていることから、
この配線３０５．３０６によって接続された個所におい
てチャンネルデータの交換が行われることになる。つま
り、第２４図においては、出力チャンネルＣＨＩに出力
されるディジタル出力データ３０２ａが入力チャンネル
ＣＨ５にディジタル入力データ３０４ｅとして供給され
、出力チャンネルＣＨ６に出力されるディジタル出力デ
ータ３０２ｆが人力チャンネルＣＨ８にディジタル入力
データ３０４ｈとして供給されることになる。 このように、配線を使用して任意の出力チャンネルＣＨ
Ｉ〜ＣＨ８と任意の入力チャンネルＣＨ１〜ＣＨ８の間
を接続することにより、チャンネルデータの交換が行え
ることになる。 ところで、従来のこのような構成のディジタルデータセ
レクタ回路であると、交換チャンネル数が多くなると、
その分だけチャンネル間を接続する配線も増加し、交換
チャンネルが変更された場合等には、係る配線を変更し
なければならず、これに伴って取り扱いが煩雑になる。 また、配線を使用してチャンネルデータの交換を行うと
、結果的に信号線を引きまわすことになることから、雑
音が侵入し易（なる等の問題点があった。 そこで、本出願人は、上記のような問題点を解消するた
めに、上述した特願昭６２−２８５５７４号公報に示し
たような改良発明を提案した。即ち、この改良発明は、
信号線の引きまわしを少なくし、スイッチによりチャン
ぶルデータを任意チャンネルへ転送することを可能とし
、更にチャンネル交換をリモートコントロールによって
行うことが可能なディジタルデータセレクタ回路を得る
ことを目的とするものである。 この改良発明に係るディジタルデータセレクタ回路は、
上述した第２４図及び第２５図に示した従来のディジタ
ルデータセレクタ回路が、パラレルチャンネルで１サン
プルＮビツトのデータをシリアルデータとして出力して
いたのをＮビットのパラレルデータとするとともに、チ
ャンネルデータをシリアルデータとする回路を付加し、
このデータをメモリへ格納する際に書きこみアドレスを
規則的に読み出してアドレスを制御することにより、あ
るチャンネルデータを任意チャンネルへ転送するように
したものである。 この改良発明に係るディジタルデータセレクタ回路の作
用につき、次に簡単に説明すると、パラレルチャンネル
データをパラレルビットデータに変換すると共に、この
パラレルビットデータを格納するメモリのアドレスを制
御することにより、パラレルビットデータを任意のチャ
ンネルへ転送するものであり、このことから、配線によ
るパッチワークの代わりに、スイッチによる制御および
マイクロプロセッサ（ＣＰ　Ｕ）等によるソフトウェア
−制御を可能としたものである。 以下、この発明の一実施例につき、第１４図ないし第２
３図を参照して説明する。第１４図において、３０７ａ
〜３０７ｈは第２４図において示したディジタルデータ
発生部３０１と同様な構成を有する図示しないディジタ
ルデータ発生部から供給されるディジタル入力データ、
３０８は８ビツトのパラレルチャンネルで１６ビツトの
シリアルデータ配列となっているディジタル人力データ
３０７ａ〜３０７ｈを１６ビツトのパラレルデータへ変
換する第１信号変換部、３０９ａ〜３０９ｐは第１信号
変換部３０８の出力信号、３１０，３１１は第１信号変
換部３０８の出力信号３０９ａ〜３０９ｐを取り込むメ
モリ、３１２ａ〜３１２ｐはメモ！Ｊ３１０の出力信号
、３１３ａ〜３１３ｐはメモリ３１１の出力信号、３１
４はセレクタであって、メモリ３１０の出力信号３１２
ａ　〜３１２ｐとメモリ３１１の出力信号３１３ａ〜３
１３ｐを切り替えて取り込む。３１５ａ〜３１５ｐはセ
レクタ３１４の出力信号、３１６は第２信号変換部であ
って、セレクタ３１４から供給される１６ビツトのパラ
レルビット配列を有するシリアルチャンネルの信号をパ
ラレルチャンネルでシリアルデータの信号に変換する。 ３１７ａ〜３１７ｈは第２信号変換部３１６の出力デー
タである。 第１５図は第１４図に示す第１信号変換部３０８の詳細
図を示している。図において、３１８ａ〜３１８ｐは８
ビツト構成によるシフトレジスタ、３１９ａ〜３１９ｐ
はシフトレジスタ３１８８〜３１８ｐのシフトロード信
号、３２０はクロック信号である。 第１６図３０９ａ〜３０９ｐは第１４図における出力信
号３０９ａ〜３０９ｆを示す図であり、第１７図は第１
５図に示すシフトロード入力信号３１９ａ〜３１９ｐの
波形図である。尚、クロック信号３２０は図中３２０に
より示している。 第１８図は第１４図に示すメモリ３１０，３１１の詳細
回路図であって、特にメモリ３１０を示している。 ３２１ａ〜３２１ｃはメモリ３１０のメモリアドレス、
３２２はメモリ３１０のライトイネーブル入力を示して
いる。 第１７図は第１８図に示したメモリ３１０（３１１）に
供給するアドレス信号を発生するアドレス信号発生部の
詳細図である。図において、３２３ａ〜３２３ｈ。 ３２４ａ〜３２４ｈ、３２５ａ　〜３２５ｈはスイッチ
、３２６ａ〜３２６ｈ３２７ａ　〜３２７ｈ、３２８ａ
　〜３２８ｈは抵抗、３２９は＋５Ｖ電源、３３０はグ
ランド、３３１８〜３３１ｃはシフトレジスタ、３３２
ａ〜３３２ｃはアドレスであって、３３２ａは書き込み
アドレス、３３２ｂ、３３２ｃは読み出しアドレスであ
る。３３３はシフトレジスタ３３１ａ〜３３１Ｃのクロ
ック信号、３３４はシフトレジスタ３３１ａ〜３３１Ｃ
からの送り出し中のクロック信号を示しているものであ
る。 第２０図は第１８図に示すメモリ３１０（３１１）への
アドレスを示し、（ａ）は書き込みアドレス３３２ａ、
（ｂ）　は読み出しアドレス３３２ｂの一例、（ｃ）　
は読み出しアドレス信号３３２ｃの他の一例を示し、（
ｄ）は第１９図に示すシフトレジスタ３３１ａ〜３３１
ｃのシフトロード信号を示している。 第２１図に示すＡはアドレスコントロール手段であって
、第１８図に示すメモリ３１０（３１１）に供給される
アドレス信号を制御する。図において、３３５はアドレ
スコントロール部用のメモリ、３３６はメモリ３３５に
対して読み書き用のアドレスを発生するアドレス発生部
、３３７はあるチャンネルデータを任意チャンネルデー
タへ転送するためのコントロール部、３３８ａ〜３３８
ｃはコントロール部３３７から発生される転送元のチャ
ンネルデータアドレス、３３９ａ〜３３９ｃはコントロ
ール部３３７から発生される転送先のチャンネルデータ
アドレス、３４０は一致回路あって、チャンネルデータ
アドレス３３９８〜３３９ｃとアドレス発生部３３６か
ら発生されるアドレス出力３４１ａ〜３４１ｃが一致し
た時にライトイネーブル信号を発生して、前記メモリ３
３５に供給する。 第２２図は第１４図に示す第２信号変換部３１６の詳細
図であって、３４４ａ〜３４４ｐはシフトレジスタ、３
４５ａ〜３４５ｈはシフトレジスタ３４４ａ〜３４４ｐ
のシフトロード信号、３４６はシフトレジスタ３４４ａ
〜３４４ｐ用にクロック入力を示す。 第２３図は第２２図に示す第２信号変換部３１６への各
入力信号の波形を示すものであって、（ａ）〜（ｈ）は
第２２図に示すシフトレジスタ３４４ａ〜３４４ｐの入
力に相当する信号、（ｉ）はクロック人力４６を示すも
のである。 次に動作について説明する。第１４図において第１信号
変換部３０Ｂには、図示しないディジタルデータ発生部
から発生されるディジタル入力データ３０７ａ〜３０７
ｈが第２５図で示した場合と同様にパラレルに入力され
る。第１信号変換部３０８は、このディジタル入力デー
タ３０７ａ〜３０７ｈを１６ビツトパラレルデータとす
ることにより、第１６図に示すようにシリアルチャンネ
ルデータに変換する。 そして、この第１信号変換部３０８から出力される１６
ビツトのシリアルチャンネルデータは、メモリ３１０，
３１１に書き込まれ、その読み出しアドレスがコントロ
ールされることにより、あるチャンネルのデータが任意
チャンネルへ転送される。ここで、２個のメモリ３１０
，３１１が設けられている理由は、書き込みと読み出し
を１サンプルごとに切換えて処理するためであって、係
る切換はセレクタ３１４によって行われる。 一方、セレクタ３１４から発生されるパラレルデータ構
成による１６ビツトの出力信号３１５ａ〜３１５ｐは、
第２信号変換部３１６に供給される。第２信号変換部３
１６は、１６ビツトのパラレルビット配列でシリアルチ
ャンネルの信号をパラレルチャンネルでシリアルデータ
構成による信号に変換して出力する。つまり、従来のデ
ィジタルデータセレクタ回路がパラレルチャンネルで１
サンプルＮビツトのデータをシリアルデータとして出力
していたのをＮビットのパラレル信号とするとともに、
チャンネルデータを第１信号変換部３０８においてシリ
アル信号に変換し、この変換データをメモリ３１０３１
１　に格納する際に書き込みアドレスを変更することに
より、あるチャンネルデータを任意チャンネルへ転送し
ていることになる。 第１５図において、ディジタル入力データ３０７ａ〜３
０７ｈは第２５図のようなデータとなっており、このデ
ータを取り込むためには、第１７図（ａ）〜（ｐ）に示
すシフトレジスタ３１８８〜３１８ｐのシフト入力端に
シフトロード信号３１９ａ〜３１９ｐを供給する。 ここで、各シフトレジスタ３１８ａ〜３１８ｐにシフト
ロード信号３１９ａ〜３１９ｐを供給すると、シフトレ
ジスタ３１８ａには第２５図に示す最上位ピッ）ＭＳＢ
がロードされ、シフトレジスタ３１８ｈには最上位から
２番目のビットがロードされ、さらに順次下位のビット
が各シフトレジスタ３１８ｄ〜３１８ｏにロードされ、
シフトレジスタ３１８ｐには最下位ビットが入力される
。次に第１７図（ｑ）に示すクロックにより、第１６図
に示すようにチャンネルデータをシフトさせてシリアル
に送り出す。 次に、第１８図に示すメモリ３１０，３１１においては
、第１信号変換部３０８から第１６図に示すパラレルビ
ットの信号が入力される。ここで、メモリ３１０（３１
１）におけるメモリアドレス３２１ａ〜３２１ｃとして
、書き込みアドレスを第２０図（ａ）のように設定し、
また読み出しアドレスを例えば第２０図（ｂ）のように
設定すれば、チャンネルＣＨＩのデータがチャンネルＣ
Ｈ６に出力される。例えば第２０図（ｃ）の場合には、
チャンネルＣＨ２のデータがチャンネルＣＩ（５とチャ
ンネルＣ）？７へ出力される。 第１９図に示すアドレス信号発生回路においては、第２
０図（ｄ）に示すシフトロード信号３３３により各スイ
ッチ３２３ａ〜３２３ｈ、３２４ａ　〜３２４ｈおよび
３２５ａ〜３２５ｈの状態を読み取り、第２０図（ｅ）
に示すクロック人力３３４によりアドレ、スデータ３３
２ａ〜３３２Ｃを送り出す。ここで、スイッチ３２３ａ
〜３２３ｈを使用して書きこみアドレスを第２０図（ａ
）のように設定し、アドレス信号３３２ｂ、　３３２ｃ
をスイッチ３２４ａ〜３２４ｈまたはスイッチ３２５ａ
〜３２５ｈを使用して、例えば第２０図（ｂ）または第
２０図（ｃ）に示すように設定することにより、設定さ
れたチャンネル間においてチャンネルデータの転送が行
われる。 第２１図に示すアドレスコントロール部においては、メ
モリ３１０および３１１に対するデータの書き込みおよ
び読み出しを制御卸している。つまり、アドレス発生部
３３６から発生されるアドレス信号３４１ａ〜３４１ｃ
によってメモリ３１０（３１１）に格納されているデー
タを読み出している。なお、アドレス信号３４１ａ〜３
４１ｃは第７図（ａ）〜（ｃ）　　と同一である。 ３３７はチャンネルデータ転送情報を発生ずるコン［・
ロール部であって、元のチャンネル情報をチャンネルデ
ータアドレス３３８８〜３３８Ｃとして出力し、その時
の転送先チャンネル情報をチャンネルデータアドレス３
３９８〜３３９Ｃとして出力する。このことにより転送
先のチャンネルデータアドレス３３９８〜３３９ｃとア
ドレス発生部３３Ｇから発生されるアドレス出力３４１
ａ〜３４１ｃが一致した時に、−数構出回路３４０から
ライトイネーブル信号が発生されて、メモリ３３５にコ
ントロール部３３７から発生されているチャンネルデー
タアドレス３３９８〜３３９ｃが書き込まれる。このよ
うにして、第２０図（ｂ）　、　（ｃ）に示すような読
み出しアドレスのコントロールが可能になる。つまり、
パラレルチャンネルデータをパラレルビットデータに変
換すると共に、このパラレルビットデータを格納するメ
モリ３１０，３１１のアドレスを制御することにより、
パラレルビットデーりを任意のチャンネルへ転送するも
のであることから、配線によるパッチワークの代わりに
、スイッチによる制御およびマイクロプロセッサ（ＣＩ
）　ｔＪ　）等によるソフトウェア−制御が可能になる
。 第２２図に示す第２信号変換部３１６においては、セレ
クタ３１４から第１６図に示す状態のデータが供給され
、このデータは第２３図（ａ）〜（ｈ）に示ずシフトロ
ード人力３１５ａ〜３１５ｐによって各シフトレジスタ
３４４８〜３４４ｐにロードされる。つまり、シフＩ・
レジスタ３４４ｎとシフトレジスタ３４４ｈにはチャン
ネルＣＩ（ｌのデータをロードし、シフトレジスタ３４
４ｃとシフトレジスタ３４４ｄにはチャンネル２のデー
タをロードする。このようにして順次シフトレジスタに
データをロードする。この結果、シフトレジスタ３４４
ｏとシフトレジスタ３４４ｐにはチャンネル８のデータ
がロードされる。このようにして、シフトレジスタ３４
４８〜３４４ｐにロードされたデータは、第２３図（１
）に示すクロック入力３４６によって、各チャンネルご
とに最上位ビットより最下位ビットまでシフｔ・される
ことにより、第２５図の（ａ）〜（ｈ）に示すシリアル
な出力信号３１７ａ〜３１７ｈとして出力される。 以上のように本出願人による改良発明によれば、パラレ
ルチャンネルデータをパラレルビットデータに変換する
と共に、このパラレルビットデータを格納するメモリの
アドレスを制御（変更）することにより、パラレルビッ
トデータを任意のチャンネルへ転送するものであること
から、配線によるパッチワークが不要となり、スイッチ
による制御およびマイクロプロセッサ−等によるソフト
ウェア−制御によって、データの交換チャンネルを容易
に変更することが可能になる。また、交換チャンネルを
接続する配線を使用していないことから、雑音の形容を
受けることも４ＱＥ　（なる等の効果がある。

【発明が解決しようとする課題］ 従来のディジタルデータセレクタ回路は以上のように構
成されているので、上述した２つの従来例の何れのディ
ジタルデータセレクタ回路であっても、その両者が共通
とする構成は、Ｍチャンネル構成でひとつのサンプル単
位がＮビット構成の。 あるひとつのチャンネルデータを任意のチャンネルデー
タへ転送する機能を達成するようになっているため、そ
の場合にはＭチャンネルパラレルデータでＮビットシリ
アルデータに置き換える必要があり、或いはその逆を行
うためにＮＸＭビット分のデータを蓄めでおくシフトレ
ジスタ３１８ａ〜３１８ｐ、３４４ａ〜３４４ｐが各数
必要となっていた。このように、シフトレジスタの数が
非常に多いと、必然的に回路規模が大きくなり、したが
って、基板実装上の制限も大きくなるという問題点があ
った。 この発明は上記の、１−うな問題点を解消するためにな
されたもので、シフトレジスタの数を少なくすることが
できるとともに、チャンネル転送用のメモリについても
数を少なくすることが出来、したがって回路規模が小さ
くなり、基板実装上についても有利となるディジタルデ
ータセレクタ回路を１）るごとを目ｎ勺とする。 【課題を解決するための手段】 この発明に係るディジタルデータセレクタＵ路は、Ｍチ
ャンネル（Ｍは整数）のパラレル構成でサンプル単位が
Ｎビット（Ｎは整数）構成のディジタルデータを入力し
て該ディジタルデータをＮＺＰ組（Ｐは２以上の整数）
に多重化し、該多重化データを上記チャンネル順に出力
する第１信号変換部と、この第１信号変換部からの上記
多重化データを格納するメモリと、このメモリへのデー
タの書込みは上記チャンネル順に制御すると共に、該メ
モリからの上記データの読出しは上記チャンネルの任意
の順に制御するアドレスコントロール手段と、このアド
レスコントロール手段によって上記メモリから読出され
る上記Ｎ　／　Ｉｊ　＆ｌｌの多重化データから、上記
Ｍチャンネルのパラレル構成で上記サンプル単位がＮピ
ッＨｉ成のディジタルデータを出力する第２信号変換部
とを備えたものである。

【作　用】

この発明におけるディジタルデータセレクタ回路は、上
記第１信号変換部が、上記Ｍチャンネルのパラレル構成
で上記サンプル単位がＮビット構成のディジタルデータ
を人力して該ディジタルデータをＮ／Ｐ組（Ｐは２以上
の整数）に多重化し、該多重化データを上記チャンネル
順に出力して上記メモリに格納し、しかしてこのメモリ
へのデータの書込みは上記チャンネル順に制御すると共
に、該メモリからの上記データの読出しは上記チャンネ
ルの任意の順に制御するアドレスコントロール手段によ
って該メモリから読出される上記Ｎ／Ｐ組の多重化デー
タから、上記第２信号変換部が上記Ｍチャンネルのパラ
レル構成で上記サンプル単位がＮビット構成のディジタ
ルデータを出力する。 換言すれば、この発明におけるディジタルデータセレク
タ回路は、従来のＮビットパラレルデータに対する処理
をＮ／Ｐビットパラレルデータとしてデータを処理する
。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図は本発明のディジタルデータセレクタ回路の詳細を示
したものである。図において、１０１ａ〜１０１ｈは、
第２４図において示したディジタルデータ発生部３０１
と同様な構成を有する１図示省略したディジタルデータ
発生部からのディジタル人力データであり、これら入力
データ１０１ａ〜１０１ｂは、８ビツトのパラレルチャ
ンネルで、１６ビツトのシリアルデータとなっている。 １０２は上記ディジタル入力データ１０１８〜１０１ｂ
を１６ビツトパラレルデータに変換する第１信号変換部
、１０３〜１１０はこの第１信号変換部１０２から出力
する１６ビツトパラレルデータ、１３５ａ、　１３５ｂ
は第１信号変換部１０２からの１６ビツトパラレルデー
タ１０３〜１１０を取込むメモリ、１３６〜１４３はメ
モリ１３５ａからの出力データ、１５２〜１５９はメモ
リ１３５ｂからの出力データ、１６０はメモリ１３５ａ
からのデータ１３６〜１４３とメモリ１３５ｂからのデ
ータ１５２〜１５９を切換えるアドレスコントロール手
段としてのセレクタ、２００〜２０７はセレクタ１６０
の出力データ、２３２は多重化されて８ビツトの形とな
っている１６ビツトパラレルのチャンネルシリアルデー
タである上記出力データ２００〜２０７を、ビットシリ
アルなチャンネルパラレルデータ２３３ａ〜２３３ｈに
変換する第２信号変換部である。 第２図は第１図に示した第１信号変換部１０２の詳細を
示している。図において、２３５ａ〜２３５ｂは８ビツ
トのシフトレジスフ、２３４ａ〜２３４ｈはシフトレジ
スフ２３５８〜２３５ｈへのロード人力、２３５ｑはク
ロック入力である。 第３図は第１図及び第２図の上記ディジタル入力データ
１ｏ１ａ＝１０１ｈの詳細を示している。 第４図は、第２図のシフトレジスフ２３５８〜２３５ｈ
へのロード人力２３４ａ〜２３４ｈの詳細を示している
。 第５図は第２図のクロック人力２３５ｑの信号波形を示
している。 第６図は、第１図の第１信号変換部１０２からの１６ビ
ツトパラレルデータ１０３〜１１０を示している。 第７図は、第１図のメモリ１３５ａ、　１３５ｈの出力
データ１３６〜１４３，１５２〜１５９の詳細である。 尚、（ａ）〜（ｈ）がそれぞれに対応している。 第８図は、第１図の第２信号変換部２３２の詳８．１１
を示している。 図において、２６２ａ〜２６２ｐは８ビツトのシフトレ
ジスタ、２６１ａ〜２６１ρはシフトレジスタ２６２ａ
〜２６２ｐへのロード入力、２３３ａ〜２３３ｈはシフ
トレジスタ２６２ａ〜２６２ｐの出力、２ＧＯはシフト
レジスタ２６２ａ　〜２６２ρへのクロック入力である
。 第９図は、第８図のロード入力２６１８〜２６１ρの信
号を示している。 次に動作について説明する。第１図において、第１信号
変換部１０２には、ディジタル入力データ１０１ａ−１
０１ｈ、即ち、８ビツトパラレルの各チャンネルデータ
が１６ビツトシリアルデータとして第３図のように入力
する９しかして第１信号変（＾部１０２は、これを１６
ビツトのパラレルデータとして、第６図のように、チャ
ンネルシリアルデータにｉｌＡする。上記１６ビツトの
パラレルデータ（但し上位８ビツトと下位８ビツトを多
重化している。）は、メモ１月３５ａまたは１３５ｂに
書き込まれ、次いで読み出しアドレスをコントロールす
ることにより、あるチャンネルのデータを任意チャンネ
ルへ転送される。メモリ１３５ａ、　１３５ｂが２組あ
るいは、書き込みと読み出しを１サンプルごとに切換え
処理するためである。この場合、この切換えをアドレス
コントロール手段としてのセレクタ１５Ｂで行っている
。更に、第２信号変換部２３２では、上記１６ビツトの
パラレルデータを、第３図のような各チャンネルのデー
タをパラレルに出力する動作を行っている。 第２図につき、第１信号変換部１０２の動作を更に詳細
に説明すると、ディジタル入力データ１０１ａ〜１０１
ｈとしては、第３図のようなデータが入力される。この
データを取り込むために第４図の２３４ａ〜２３４ｈに
示すロード入力がシフトレジスタ２３５８〜２３５ｈの
ロード入力端子へ入力すると、シフトレジスタ２３５ａ
には、第４図２３４８の最初のロードパルスで第３図の
最上位ＭＳＢ信号がロードされ、次のロードパルスでＭ
ｎ２　（９番目のビット）の信号がロードされる。シフ
トレジスタ２３５ｂには、第４図２３４ａの最初のロー
ドパルスで第３図のＭｎ３２（２番口のビット）の信号
がロードされる。次のロードパルスでＭＢＩＯ（１０番
目のビット）の信号がロードされる。さらに順に各ビッ
トの信号がロードされ、シフトレジスタ２３５ｈには最
初のロードパルスでＭｎ１８（８番目のビット）の信号
がロードされ、次のロードパルスでＭｎ３１６（１６番
目のビット）の信号がロードされる。そして第５図の、
シフトレジスタ２３５ａ〜２３５ｈに対するシフトクロ
ックにより、第６図のようにチャンネルデータをシリア
ルに送り出す。 第６図は、第１図のメモ１月３５ａ、　１３５ｂへの入
力を示し、またメモ１月３５ａ〜１３５ｂの出力を第７
図に示している。このメモ１月３５ａ、　１３５ｂ上に
おいて、例えば１チヤンネルデータを５チヤンネルデー
タに移したい時には、第７図において５の位置に１のデ
ータを出力させるようにアドレスを制御すればよい。 一方、第８図の、セレクタ１６０の出ノｊデータ２００
〜２０７へ第７図のデータを入力し、第９図のロードパ
ルス信号を第８図のロード入力２６１８〜２６１ｂとし
て入力すると、シフトレジスタ２６２ａには最上位のＭ
ＳＢ入力がロードされ、またシフトレジスタ２６２ｂに
は２番目のビットの信号がロードされ、順に各ビットの
信号が入力され、更にシフトレジスタ２Ｃｉ２１＋には
８番目のビットがロードされ、シフトレジスタ２６２１
には９番目のヒ゛ットがロードされ、シフトレジスタ２
６２ｐには１６番目のビットがＩ’ｍｌ　−ドされる。 さらに第９図の（ｑ）のシフトクロックにより第３図の
ように各チャンネルごとに最上位ビットより最下位ビッ
トまでシリアルに、データ２３３ａ〜２３３ｈとして出
力される。 次に、第１０図ないし第１３図を参照し−（ごの発明の
他の実施例を説明する。 第１０図は第１図の第２信り変換部２３２の変形例の詳
細を示している。図において、２００〜２０７はセレク
タ１６０の出力データ、２Ｇ２ｉ〜２Ｇ２ｈは８ビツト
のシフトレジスタ、２６１ａ〜２６１ｈはシフ１−レジ
スタ２６２ａ〜２６２ｔ＋のロード入力、２３３ａ〜２
：１３ｈはシフトレジスタ２　Ｇ　２　ａ〜２６２ｈの
出力、２６０はシフトレジスタ２６２ａ〜２６２！＋へ
のクロック入力を示している。 第１１図は第１０図の出力データ２００〜２０７の詳、
ｔ［［Ｉを示している。 第１２図は第１Ｏ図のシフトレジスタ２６１ａ〜２６１
ｈのロード入力を示し、第１３図は第１０図の上記シフ
トレジスタ２６２ａ〜２６２ｈの出力データ２３３ａ〜
２３３ｈの詳細を示している。 次に、この他の実施例の動作を説明する。この場合、第
８図の上記実施例中の出力データ２００〜２０７は、第
７図に示したデータとなっているが、第１０図の出力デ
ータ２００〜２０７は、第１１図に示すデータとなる。 この第１１図のデータは、第１回のメモリ１３５ａ、１
３５ｂの読み出しアドレスの位置を制御することにより
、図のようなデータにすることが可能である。 第１０図の出力データ２００〜２０７として第１１図の
データを取り込むためには、第１２図の（ｂ）〜（＋）
の信号ヲシフトレジスタ２６２Ｂ〜２６２ｈのロード入
力とし、またシフトレジスタ２６２ａには、第１２図（
ｂ）の最初のロードパルスでチャンネル１（ＣＨＩ）の
データの最上位ビットＭＳＩ３より８番目のビットまで
信号が順次ロードされ、次のロードパルスで９番目のビ
ットより、１６番目のピッ１までの信号がロードされる
。同様にシフトレジスタ２６２ｂには、チャンネル２（
ＣＨ２）のデータがロードされ、順にチャンネルデータ
がロードされ、更に、シフトレジスタ２６２ｈにはチャ
ンネル８（ＣＨ８）のデータがロードされる。さらに第
１２１１ｉ１（ａ）のシフトクロックにより第１３図の
ように、チャンネルデータをパラレルとして、ビットデ
ータをシリアル出力するこきができる。 なお、上記実施例では、チャンネル入力を８チヤンネル
とした場合を説明したが、さらに多チヤンネル入力の場
合も節単に適用できることはいうまでもない。 また、Ｎビットパラレルデータでチャンネルデータシリ
アルの場合でも本発明を適用できることはいうまでもな
い。 更に上記実施例では、多重化の数を２としたが２以上の
場合、即ち、Ｐ（Ｐは３以上の整数）以上の場合でも通
用できることはいうまでもない。

【発明の効果】

以上のように、この発明によれば、ディジタルデータセ
レクタ回路を、チャンネルパラレルでＮビットシリアル
の信号をＮ／Ｐビット（Ｐは２以上の整数）のパラレル
データとしてチャンネル多重化したことにより、シフト
レジスタの数とメモリの数とを大幅に減少することがで
き、基板上の実装スペースに余裕をもたせることができ
、小型化できるという効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるディジタルデータ
セレクタ回路の構成図、第２図は第１信号変換部１０２
の詳細回路図、第３図はディジタル入力データ１．ＯＩ
ａ〜１０１ｈの配列の詳細図、第４図はシフトレジスタ
２３５ａ〜２３５ｈへのロード人力２３４ａ〜２３４ｈ
の詳細図、第５図はクロック人力２３５ｑの信号波形図
、第６図は１６ビツトパラレルデータ１０３〜１１０の
詳細図、第７図はメモリ１３５ａ、　１３５ｂの出力デ
ータの詳細図、第８図は第２信号変換部２３２の詳細回
路図、第９図は第８図のロード人力２６１ａ〜２６１ｐ
の信号波形図、第１０図は他の実施例の第２信号変換部
２３２の詳細回路図、第１１図は第１０図の出力データ
２００〜２０７の詳細図、第１２図は第１０図のシフト
レジスタ２６１８〜２６１ｈのロード入力を示す波形図
、第１３図は第１０図のシフトレジスタ２６２ａ〜２６
２ｈの出力データ２３３ａ〜２３３ｈの詳細図、第１４
図は従来のディジタルデータセレクタ回路を示す構成図
、第１５図は第１４図に示す第１信号変換部３０８の具
体的回路図、°第１６図は第１４図に示す第１信号変換
部３０８の出力信号を示す配列図、第１７図は第１５図
に示すシフ１−ロード信号の波形図、第１８図は第１４
図に示すメモリ３１０の詳細回路図、第１９図は第１８
図に示すメモリ３１０，３１１のアドレス信号発生部を
示す回路図、第２０図はメモリアドレス信号を示す波形
図、第２１図は第１４図に示すメモリのアドレスコント
ロール部を示す回路図、第２２図は第１４図に示す第２
信号変換部３１６の具体的回路図、第２３図は第２２図
に示す第２信号変換部３１６の各部波形図、第２４図は
他の従来のディジタルデータセレクタ回路を示す構成図
、第２５図は第２４図に示すディジタルデータセレクタ
回路において使用される信号の配列図である。 １０２は第１信号変換部、１３５ａ、　１３５ｂはメモ
リ、１６０はアドレスコントロール手段（セレクタ）、
２３２は第２信号変換部である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　Ｍチャンネル（Ｍは整数）構成でひとつのサンプル単
   位がＮビット（Ｎは整数）構成のディジタルデータのあ
   るひとつのチャンネルデータを任意のチャンネルへ転送
   する機能を有するディジタルデータセレクタ回路におい
   て、上記Ｍチャンネルのパラレル構成で上記サンプル単
   位がＮビット構成のディジタルデータを入力して該ディ
   ジタルデータをＮ／Ｐ組（Ｐは２以上の整数）に多重化
   し、該多重化データを上記チャンネル順に出力する第１
   信号変換部と、この第１信号変換部からの上記多重化デ
   ータを格納するメモリと、このメモリへのデータの書込
   みは上記チャンネル順に制御すると共に、該メモリから
   の上記データの読出しは上記チャンネルの任意の順に制
   御するアドレスコントロール手段と、このアドレスコン
   トロール手段によって上記メモリから読出される上記Ｎ
   ／Ｐ組の多重化データから、上記Ｍチャンネルのパラレ
   ル構成で上記サンプル単位がＮビット構成のディジタル
   データを出力する第２信号変換部とを備えたことを特徴
   とするディジタルデータセレクタ回路。