JPH029162A - Bipolar-cmos hybrio semiconductor device and manufacturer thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はバイポーラ・ＣＭＯＳ混載半導体装置及びその
製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a bipolar/CMOS hybrid semiconductor device and a manufacturing method thereof.
（従来の技術）
従来のバイポーラトランジスタとＣＭＯＳトランジスタ
を同一基板上に混載した半導体装置（以下バイポーラ・
ＣＭＯＳ混載半導体装置という）について、その−例の
回路図を第２図に示す。(Prior art) A semiconductor device (hereinafter referred to as bipolar
FIG. 2 shows an example circuit diagram of a CMOS embedded semiconductor device.
入力端子５１．５２と出力端子５３をＨし、ＰＭＯＳ）
ランジスタＴ１．Ｔ２、ＮＭＯＳトランジスタＴ３．Ｔ
４、及びバイポーラトランジスタＱ１．Ｑ２が混載され
ている。この場合の断面図を第３図に示す。ｐ＋層１７
を介して接地されているｐ型シリコン基板１の内部にコ
レクタ用ｎ＋埋込み層３が形成され、その上部にｎ ウ
ェル５が形成されている。このｎ ウェル５の内部にコ
レクタ接続用ｎ＋層４、ベース用ｐ−層７及びベース用
ｐ−″層９が形成され、さらにベース用ｐ−層７の上部
にエミッタ用ｎ＋層８が形成されている。これらにより
バイポーラトランジスタＱ１が構成される。同様にバイ
ポーラトランジスタＱ２が、コレクタ用ｎ 埋込み層１
０及びその上部に形成されたｎ ウェル１２、そのｎ
ウェル１２の内部に形成されたコレクタ接続用ｎ＋層１
１、ベース用ｐ 層１４、ベース用ｐ 層１６、さらに
ベース用ｐ 層１４の上部に形成されたエミッタ川口１
層１５により構成されている。さらにゲート酸化膜２３
及びゲートポリシリコン２４の側面に側壁２７．２８を
形成し、これをマスクとしてソース用ｎ−層２１、ソー
ス用ｎ＋層２５、ドレイン用ｎ−層２２、ドレイン用ｎ
＋層２６をＬＤＤ溝造（Ｌｌｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造により形成してＮＭＯＳｌ−ランジ
スタＴ４とする。そしてバイポーラトランジスタＱ１の
ベースチャージ引き抜き用抵抗Ｒ，として、ｎ ウェル
５にバイポーラトランジスタＱ１とフィールド酸化Ｊ！
！２を隔ててｐ−層６を形成する。またバイポーラトラ
ンジスタＱ２のベースチャージ引き抜き用抵抗Ｒ２とし
て、フィールド酸化膜２の上部にポリシリコン３４を形
成する。Input terminals 51, 52 and output terminal 53 are set to H, PMOS)
Transistor T1. T2, NMOS transistor T3. T
4, and bipolar transistor Q1. Q2 is mixed. A cross-sectional view in this case is shown in FIG. p+ layer 17
An n+ buried layer 3 for a collector is formed inside a p-type silicon substrate 1 which is grounded through a p-type silicon substrate 1, and an n well 5 is formed on top of the n+ buried layer 3. An n+ layer 4 for collector connection, a p- layer 7 for base, and a p-'' layer 9 for base are formed inside this n-well 5, and an n+ layer 8 for emitter is further formed on top of the p-layer 7 for base. These constitute the bipolar transistor Q1.Similarly, the bipolar transistor Q2 has an n buried layer 1 for the collector.
0 and n well 12 formed above it, its n
Collector connection n+ layer 1 formed inside the well 12
1. The base p layer 14, the base p layer 16, and the emitter Kawaguchi 1 formed on the top of the base p layer 14.
It is composed of layer 15. Furthermore, the gate oxide film 23
Side walls 27 and 28 are formed on the side surfaces of the gate polysilicon 24, and using these as masks, the n- layer 21 for the source, the n+ layer 25 for the source, the n- layer 22 for the drain, and the n-layer for the drain are formed.
+ layer 26 is
Drain ) structure to form an NMOS l-transistor T4. Then, as a resistor R for extracting the base charge of the bipolar transistor Q1, the bipolar transistor Q1 and the field oxidation J!
! 2, a p- layer 6 is formed. Further, polysilicon 34 is formed on the field oxide film 2 as a resistor R2 for extracting the base charge of the bipolar transistor Q2.
このポリシリコン３４を抵抗Ｒ２として形成した場合に
は、次のような問題がある。抵抗Ｒ２としてＭＯＳ）ラ
ンジスタのゲートと同一のシリコンを用いたのではシー
ト抵抗が低すぎるため、別に新たな拡散工程が必要にな
るなど、工程数の増加を招くこととなる。When this polysilicon 34 is formed as a resistor R2, the following problem occurs. If the same silicon as the gate of the MOS transistor is used as the resistor R2, the sheet resistance will be too low, and a new diffusion process will be required, resulting in an increase in the number of processes.
このような問題を取り除いた例を第４図に示す。FIG. 4 shows an example in which such a problem has been eliminated.
抵抗Ｒ２としてｎ＋埋込み層３０、ｎ 層３１、ｎ ウ
ェル３２、ｐ 層３３を、それぞれバイポーラトランジ
スタＱ１．Ｑ２のＮ 埋込み層３゜１０、ｎ＋層４，１
１、ｎ−ウェル５，１２、ｐ 層７，１４と同時に形成
する。この場合には、バイポーラトランジスタＱ１．Ｑ
２を形成する工程とは別に、抵抗Ｒ２を形成するための
専用の工程を必要とはしない。しかし、出力を取り出す
部分となるバイポーラトランジスタＱ２のｎ＋埋込み層
１０に大きな静電容量が加わらないように、ｎ１埋込み
層１０と抵抗Ｒ２のｎ 埋込み層３０とを分離する必要
がある。これにより素子面積が増大して装置の小型化を
妨げるという問題があった。The n+ buried layer 30, the n layer 31, the n well 32, and the p layer 33 are used as the resistor R2, and the bipolar transistors Q1. Q2 N buried layer 3゜10, n+ layer 4,1
1. N-wells 5 and 12 and p-layers 7 and 14 are formed simultaneously. In this case, bipolar transistor Q1. Q
There is no need for a dedicated process for forming resistor R2 in addition to the process for forming resistor R2. However, it is necessary to separate the n1 buried layer 10 and the n2 buried layer 30 of the resistor R2 so that a large capacitance is not added to the n+ buried layer 10 of the bipolar transistor Q2 from which the output is taken out. This poses a problem in that the element area increases, which impedes miniaturization of the device.
（発明が解決すべき課題）
このように従来はバイポーラトランジスタのベースチャ
ージ引き抜き用抵抗として、フィールド酸化膜の上部に
ポリシリコンを形成した場合には工程数が増加して生産
コストが上昇し、一方ｎ＋埋込み層、ｎ＋層、ｎ−ウェ
ル、ｐ−層を形成した場合には素子面積の増大を招いて
装置の小型化が妨げられるという問題があった。(Problems to be Solved by the Invention) Conventionally, when polysilicon was formed on top of the field oxide film as a resistor for extracting the base charge of a bipolar transistor, the number of steps increased and the production cost increased. When an n+ buried layer, an n+ layer, an n-well, and a p- layer are formed, there is a problem in that the device area increases and miniaturization of the device is hindered.
本発明は上記事情に鑑み、生産コストの低減及び装置の
小型化を共に図ることができるバイポーラ・ＣＭＯ８混
載半導体装置及びその製造方法を提供することを目的と
する。In view of the above circumstances, it is an object of the present invention to provide a bipolar/CMO8 hybrid semiconductor device and a method for manufacturing the same, which can both reduce production costs and downsize the device.
（課題を解決するための手段）
本発明のバイポーラ・ＣＭＯＳ混載半導体装置は、少な
くとも一部の抵抗領域として、ＮＭＯＳＦＥＴのｎ型低
不純物層と同時に形成されたｎ型低不純物層を備えたこ
とを特徴としている。(Means for Solving the Problems) The bipolar/CMOS hybrid semiconductor device of the present invention includes an n-type low impurity layer formed at the same time as the n-type low impurity layer of the NMOSFET as at least a part of the resistance region. It is a feature.
また本発明のバイポーラ・ＣＭＯＳ混載半導体装置には
、少なくとも一部の抵抗領域として、Ｌ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を構成
する低不純物層と同一の不純物分布を有するように形成
された低不純物層を備えたことを特徴としたものもある
。Further, in the bipolar/CMOS hybrid semiconductor device of the present invention, at least a part of the resistance region is formed by L D D (L
Some devices are characterized by having a low impurity layer formed to have the same impurity distribution as the low impurity layer constituting the (lightly doped drain) structure.
本発明のバイポーラ・ＣＭＯＳ混載半導体装置を製造す
る方法として、少なくとも一部の抵抗領域として使用す
る低不純物層を、ＬＤＤ構造を構成する低不純物層と同
時に形成することを特徴とする方法がある。As a method for manufacturing the bipolar/CMOS hybrid semiconductor device of the present invention, there is a method characterized in that a low impurity layer used as at least a part of the resistance region is formed simultaneously with the low impurity layer constituting the LDD structure.
また、本発明のバイポーラ・ＣＭＯＳ混載半導体装置と
して、バイポーラ・ＣＭＯＳゲート回路の抵抗領域とし
て、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成され
たｎ型低不純物層を備えたことを特徴としたものがある
。Further, the bipolar/CMOS hybrid semiconductor device of the present invention is characterized in that it includes an n-type low impurity layer formed simultaneously with the n-type low impurity layer of the NMOSFET as a resistance region of the bipolar/CMOS gate circuit. be.
また本発明のバイポーラ・ＣＭＯＳ混載半導体装置とし
て、バイポーラ・ＣＭＯＳゲート回路の抵抗領域として
、ＬＤＤ構造を構成する低不純物層と同一の不純物分布
を有するように形成された低不純物層を備えたことを特
徴としたものがある。Furthermore, the bipolar/CMOS hybrid semiconductor device of the present invention includes a low impurity layer formed to have the same impurity distribution as the low impurity layer constituting the LDD structure as a resistance region of the bipolar/CMOS gate circuit. There are some characteristics.
さらに本発明のバイポーラ・ＣＭＯＳ混載半導体装置と
して、バイポーラ・ＣＭＯＳゲート回路のバイポーラト
ランジスタのベースチャージ引き抜き用抵抗領域として
、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成された
ｎ型低不純物層を備えたことを特徴としたものもある。Furthermore, the bipolar/CMOS hybrid semiconductor device of the present invention includes an n-type low impurity layer formed simultaneously with the n-type low impurity layer of the NMOSFET as a resistance region for extracting the base charge of the bipolar transistor of the bipolar/CMOS gate circuit. There are also some features.
同様に本発明のバイポーラ・ＣＭＯＳ混載半導体装置と
して、バイポーラ・ＣＭＯＳゲート回路のバイポーラト
ランジスタのベースチャージ引き抜き用抵抗領域として
、Ｌ Ｄ Ｄ 構造を構成する低不純物層と同一の不純
物分布を有するように形成された低不純物層を備えたこ
とを特徴とするものがある。Similarly, as a bipolar/CMOS mixed semiconductor device of the present invention, a resistor region for extracting the base charge of a bipolar transistor of a bipolar/CMOS gate circuit is formed to have the same impurity distribution as the low impurity layer constituting the LDD structure. Some of them are characterized by having a low impurity layer.
（作 用）
少なくとも一部の抵抗領域としてｎ型低不純物層をＮＭ
ＯＳＦＥＴのｎ型低不純物層と同時に形成することによ
って、この抵抗領域を形成するための専用の工程を必要
としないため工程数の新たな増加が防止され、さらに抵
抗領域を形成するために必要な素子面積の増大が抑えら
れる。(Function) N-type low impurity layer is used as at least a part of the resistance region.
By forming the n-type low impurity layer at the same time as the OSFET's n-type low impurity layer, there is no need for a dedicated process to form this resistance region, which prevents an additional increase in the number of processes. Increase in element area can be suppressed.
またＬＤＤ構造を構成する低不純物層と同一の不純物骨
／＋ｉを有する低不純物層を少な（とも一部の抵抗領域
として形成した場合にも工程数が新たに増加せず、しか
も素子面積の増大が抑えられる。In addition, even if a low impurity layer having the same impurity bone /+i as the low impurity layer constituting the LDD structure is formed as a part of the resistance region, the number of process steps does not increase, and the element area increases. can be suppressed.
バイポーラ・ＣＭＯＳゲート回路の抵抗領域として、ｎ
型低不純物層をＮＭＯＳＦＥＴのｎ型低不純物層と同時
に形成したことによって、同様に工程数の増加、素子面
積の増大が抑えられる。As the resistance region of bipolar CMOS gate circuit, n
By forming the type low impurity layer at the same time as the n type low impurity layer of the NMOSFET, an increase in the number of steps and an increase in the element area can be similarly suppressed.
バイポーラ・ＣＭＯＳゲート回路の抵抗領域として、Ｌ
ＤＤ構造を構成する低不純物層と同一の不純物分布を有
する低不純物層を形成した場合にも同様に工程数の増加
、素子面積の増大が抑えられる。As the resistance region of bipolar CMOS gate circuit, L
Even when a low impurity layer having the same impurity distribution as the low impurity layer constituting the DD structure is formed, the increase in the number of steps and the device area can be similarly suppressed.
さらに、バイポーラ・ＣＭＯＳゲート回路のバイポーラ
トランジスタのベースチャージ引き抜き用抵抗領域とし
て、ｎ型低不純物層をＮＭＯＳＦＥＴのｎ型低不純物層
と同時に形成した場合にも工程数の増加、素子面積の増
大が抑えられ、またＬＤＤ構造を構成する低不純物層と
同一の不純物骨（Ｈ５を有する低不純物層を形成した場
合も同様に工程数の増加、素子面積の増大が抑えられる
。Furthermore, when an n-type low impurity layer is formed simultaneously with the n-type low impurity layer of an NMOSFET as a resistance region for extracting the base charge of a bipolar transistor in a bipolar CMOS gate circuit, the increase in the number of steps and the element area can be suppressed. Furthermore, when a low impurity layer having the same impurity bone (H5) as the low impurity layer constituting the LDD structure is formed, an increase in the number of steps and an increase in the element area can be similarly suppressed.
（実施例）
以下本発明の一実施例について、第１図を参照して説明
する。第１図（ａ）は、第２図に示された回路構成を白
゛するバイポーラ・ＣＭＯＳ混載半導体装置の工程断面
図であって、ＮＭＯＳＦＥＴＴ４のＬＤＤ構造のソース
用ｎ″″層２１及びドレイン用ｎ−″層２２をイオン注
入により形成した直後のものである。ここで、従来の場
合を示す第３図、第４図と同一のものには同一符号を付
して説明を省略する。この工程において、バイポーラト
ランジスタＱ２のベースチャージ引き抜き用抵抗Ｒ２と
して、ソース用ｎ−層２１及びドレイン用ｎ−層２２と
同一の不純物分布を有するｎ″″層４０を同時に形成す
る。このｎ−層４０は抵抗Ｒ２として要求される抵抗率
、シート抵抗を有しているため、他に新たな工程を設け
る必要がない。(Example) An example of the present invention will be described below with reference to FIG. FIG. 1(a) is a process cross-sectional view of a bipolar/CMOS hybrid semiconductor device having the circuit configuration shown in FIG. This is immediately after the n-'' layer 22 is formed by ion implantation. Here, the same parts as in FIGS. 3 and 4 showing the conventional case are given the same reference numerals, and the explanation is omitted. In the process, an n'''' layer 40 having the same impurity distribution as the source n-layer 21 and the drain n-layer 22 is simultaneously formed as the base charge extraction resistor R2 of the bipolar transistor Q2. has the resistivity and sheet resistance required for resistor R2, so there is no need to provide any other new process.
その後従来の場合と同様に、ＮＭＯＳＦＥＴのソース用
ｎ 層２５及びドレイン用ｎ 層２６をそれぞれ側９２
７．２８をマスクとしてイオン注入により形成すると同
時に、バイポーラトランジスタＱ、、Ｑ２用のエミッタ
用ｎ＋層８，１５を形成する。さらにベース用ｐ−層７
．１４と抵抗Ｒ１用ｐ 層６とを同時に形成し、その後
ベース引き出し用ｐ 層９，１６を形成する。以降は図
示されていない層間絶縁膜、配線、電極をそれぞれ形成
して工程を終える。Thereafter, as in the conventional case, the N layer 25 for the source and the N layer 26 for the drain of the NMOSFET are connected to the sides 92, respectively.
At the same time, n+ layers 8 and 15 for emitters for bipolar transistors Q, Q2 are formed by ion implantation using 7.28 as a mask. Furthermore, the p-layer 7 for the base
．． 14 and the p layer 6 for the resistor R1 are formed at the same time, and then the p layers 9 and 16 for base extraction are formed. Thereafter, an interlayer insulating film, wiring, and electrodes (not shown) are respectively formed to complete the process.
この実施例によれば、抵抗Ｒ２としてｎ 層４０をＮＭ
ＯＳＦＥＴＴ４のｎ 層２１．２２と同時に形成するた
め、抵抗Ｒ２を形成するために工程を新たに設ける必要
がなく、工程数の増加が抑えられてコスト低減を図るこ
とができる。また第４図に示された従来の場合のような
抵抗Ｒ２専川のｎ ウェル３２を特別に設ける必要がな
いため、素子面積の増大を抑制して装置の小型化を図る
ことが可能である。According to this embodiment, the n layer 40 is NM as the resistor R2.
Since it is formed simultaneously with the n-layers 21 and 22 of OSFETT T4, there is no need to provide a new process for forming the resistor R2, and an increase in the number of processes can be suppressed, thereby reducing costs. Furthermore, unlike the conventional case shown in FIG. 4, there is no need to specially provide the n-well 32 of the resistor R2, so it is possible to suppress an increase in the element area and downsize the device. .
尚、本実施例は本発明のバイポーラ・ＣＭＯＳ混載半導
体装置及びその製造方法を限定するものではない。例え
ば本実施例ではバイポーラトランジスタＱ のベースチ
ャージ引き抜き用抵抗Ｒ２として、Ｌ Ｄ Ｄ ｔＭ造
を構成する低不純物層（ソース用ｒｌ 層２１、ドレイ
ン用ｎ 層２２）と同一の不純物分布を有する低不純物
層（ｎ 層４０）を同時に形成しているが、Ｌ Ｄ Ｄ
構造とせずにイオン注入によってｎ型低不純物層を形
成したものであってもよい。またｎ型低不純物層に限ら
ず、ＬＤＤ構造を＋＋Ｙｔ成する低不純物層と同一の不
純物分布を有するｐ型紙不純物層を抵抗Ｒ２用として形
成したものであってもよい。この場合には本実施例にお
けるｎ型とｐ型を全て反転させたものに相当する。さら
にこのようなｎ型低不純物層、あるいはＬＤＤ構造を構
成する低不純物層と同一の不純物分布を有する低不純物
層を、バイポーラトランジスタのベースチャージ引き抜
き用抵抗としてのみならず、他の抵抗領域として形成し
た場合にも本発明の適用が可能であり、同様の効果が得
られる。Note that this embodiment does not limit the bipolar/CMOS mixed semiconductor device of the present invention and its manufacturing method. For example, in this embodiment, as the base charge extraction resistor R2 of the bipolar transistor Q, a low impurity material having the same impurity distribution as the low impurity layer (rl layer 21 for source, n layer 22 for drain) constituting the LDD tM structure is used. Although the layer (n layer 40) is formed at the same time, L D D
Alternatively, an n-type low impurity layer may be formed by ion implantation without forming a structure. In addition to the n-type low impurity layer, a p-type paper impurity layer having the same impurity distribution as the low impurity layer forming the ++Yt structure of the LDD structure may be formed for the resistor R2. In this case, the n-type and p-type in this embodiment are all inverted. Furthermore, such an n-type low impurity layer or a low impurity layer having the same impurity distribution as the low impurity layer constituting the LDD structure can be formed not only as a resistor for extracting the base charge of the bipolar transistor but also as another resistance region. The present invention can also be applied to such cases, and similar effects can be obtained.
本発明は以上説明したように構成されているので、以下
に記載されるような効果を奏する。Since the present invention is configured as described above, it produces the effects described below.
少なくとも一部の抵抗領域としてｎ型低不純物層をＮＭ
ＯＳＦＥＴのｎ型低不純物層と同時に形成して備えたこ
とにより、抵抗領域を形成するための工程を新たに設け
る必要がないためコスト低減を図ることかでき、さらに
抵抗領域形成のために必要な素子面積の増大化が抑制さ
れて装置を小型化することが可能である。N-type low impurity layer is used as at least a part of the resistance region.
By forming and providing the n-type low impurity layer at the same time as the OSFET's n-type low impurity layer, there is no need to create a new process for forming the resistance region, which can reduce costs. It is possible to reduce the size of the device by suppressing an increase in the element area.
また、ＬＤＤ構造を構成する低不純物層と同一の不純物
分布を自゛する低不純物層を少なくとも一部の抵抗領域
として形成したことによって同様にコスト低減、装置の
小型化という同様の効果が得られる。Furthermore, by forming at least part of the resistance region a low impurity layer having the same impurity distribution as the low impurity layer constituting the LDD structure, the same effects of cost reduction and device miniaturization can be obtained. .
上述のそれぞれの抵抗領域を、バイポーラ・ＣＭＯＳゲ
ート回路の抵抗領域として形成したり、あるいはバイポ
ーラトランジスタのベースチャージ引き抜き用抵抗領域
として形成した場合にも同様の効果が得られる。Similar effects can be obtained when each of the above-mentioned resistance regions is formed as a resistance region of a bipolar CMOS gate circuit or as a resistance region for extracting a base charge of a bipolar transistor.
第１図は本発明の一実施例を示す工程別断面図、第２図
は本発明が適用されるバイポーラ・ＣＭＯＳ混載半導体
装置の一例を示す回路図、第３図、第４図は従来のバイ
ポーラ・ＣＭＯＳ混載半導体装置を示す工程断面図であ
る。
１・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３．１０．３０・・・ｎ“埋込み層、４，１１．３１
・・・ｎ 層、５，１２．３２・・・ｎ ウェル、６・
・・抵抗Ｒ１用ｐ−層、７，１４・・・ベース用ｐ−層
８．１５・・・エミッタ用ｎ＋層、９．１６・・・ベー
ス用ｐ＋層、１７・・・ｐ＋層、２１・・・ソース用ｎ
−層、２２・・・ドレイン用ｎ 層、２３・・・ゲート
酸化膜、２４・・・ゲートポリシリコン、２５・・・ソ
ース用ｎ＋層、２６・・・ドレイン用ｎ 層、２７．２
８・・・側壁、３３・・・抵抗Ｒ２用ｐ 層、３４・・
・Ｒ２抵抗用ポリシリコン、４０・・・Ｒ２抵抗用ｎ−
層。FIG. 1 is a cross-sectional view of each process showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing an example of a bipolar/CMOS mixed semiconductor device to which the present invention is applied, and FIGS. FIG. 3 is a process cross-sectional view showing a bipolar/CMOS mixed semiconductor device. 1...p-type silicon substrate, 2...field oxide film, 3.10.30...n" buried layer, 4, 11.31
...n layer, 5,12.32...n well, 6.
... p- layer for resistor R1, 7, 14... p- layer for base 8.15... n+ layer for emitter, 9.16... p+ layer for base, 17... p+ layer, 21 ...For sauce n
- layer, 22... N layer for drain, 23... Gate oxide film, 24... Gate polysilicon, 25... N+ layer for source, 26... N layer for drain, 27.2
8... Side wall, 33... P layer for resistor R2, 34...
・Polysilicon for R2 resistor, 40...n- for R2 resistor
layer.
Claims (1)
型低不純物層を備えたことを特徴とするバイポーラ・Ｃ
ＭＯＳ混載半導体装置。 ２、少なくとも一部の抵抗領域として、 ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を構成する低不純物層と同一の不純物分布を有するよ
うに形成された低不純物層を備えたことを特徴とするバ
イポーラ・ＣＭＯＳ混載半導体装置。 ３、少なくとも一部の抵抗領域として使用する低不純物
層を、ＬＤＤ構造を構成する低不純物層と同時に形成す
ることを特徴とするバイポーラ・ＣＭＯＳ混載半導体装
置の製造方法。 ４、バイポーラ、ＣＭＯＳゲート回路の抵抗領域として
、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成された
ｎ型低不純物層を備えたことを特徴とするバイポーラ・
ＣＭＯＳ混載半導体装置。 ５、バイポーラ・ＣＭＯＳゲート回路の抵抗領域として
、ＬＤＤ構造を構成する低不純物層と同一の不純物分布
を有するように形成された低不純物層を備えたことを特
徴とするバイポーラ・ＣＭＯＳ混載半導体装置。 ６、バイポーラ・ＣＭＯＳゲート回路のバイポーラトラ
ンジスタのベースチャージ引き抜き用抵抗領域として、
ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成されたｎ
型低不純物層を備えたことを特徴とするバイポーラ・Ｃ
ＭＯＳ混載半導体装置。 ７、バイポーラ・ＣＭＯＳゲート回路のバイポーラトラ
ンジスタのベースチャージ引き抜き用抵抗領域として、
ＬＤＤ構造を構成する低不純物層と同一の不純物分布を
有するように形成された低不純物層を備えたことを特徴
とするバイポーラ・ＣＭＯＳ混載半導体装置。[Claims] 1. As at least a part of the resistance region, an n-type low impurity layer formed at the same time as the n-type low impurity layer of the NMOSFET
Bipolar type C characterized by having a low impurity layer
MOS embedded semiconductor device. 2. A bipolar/CMOS hybrid device characterized by having a low impurity layer formed to have the same impurity distribution as a low impurity layer constituting an LDD (Lightly Doped Drain) structure as at least a part of the resistance region. Semiconductor equipment. 3. A method for manufacturing a bipolar/CMOS mixed semiconductor device, characterized in that a low impurity layer used as at least a part of the resistance region is formed simultaneously with a low impurity layer constituting the LDD structure. 4. A bipolar CMOS gate circuit characterized by having an n-type low impurity layer formed at the same time as the n-type low impurity layer of the NMOSFET as a resistance region.
CMOS embedded semiconductor device. 5. A bipolar/CMOS mixed semiconductor device comprising a low impurity layer formed to have the same impurity distribution as a low impurity layer constituting an LDD structure as a resistance region of a bipolar/CMOS gate circuit. 6. As a resistance region for extracting the base charge of a bipolar transistor in a bipolar CMOS gate circuit,
n formed at the same time as the n-type low impurity layer of the NMOSFET.
Bipolar type C characterized by having a low impurity layer
MOS embedded semiconductor device. 7. As a resistance region for extracting the base charge of a bipolar transistor in a bipolar CMOS gate circuit,
A bipolar/CMOS mixed semiconductor device comprising a low impurity layer formed to have the same impurity distribution as a low impurity layer constituting an LDD structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160326A JPH029162A (en) | 1988-06-28 | 1988-06-28 | Bipolar-cmos hybrio semiconductor device and manufacturer thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160326A JPH029162A (en) | 1988-06-28 | 1988-06-28 | Bipolar-cmos hybrio semiconductor device and manufacturer thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029162A true JPH029162A (en) | 1990-01-12 |
Family
ID=15712544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160326A Pending JPH029162A (en) | 1988-06-28 | 1988-06-28 | Bipolar-cmos hybrio semiconductor device and manufacturer thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029162A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0455376A2 (en) * | 1990-04-27 | 1991-11-06 | Digital Equipment Corporation | Method for manufacturing an integrated circuit comprising a high-precision resistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122161A (en) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
-
1988
- 1988-06-28 JP JP63160326A patent/JPH029162A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122161A (en) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0455376A2 (en) * | 1990-04-27 | 1991-11-06 | Digital Equipment Corporation | Method for manufacturing an integrated circuit comprising a high-precision resistor |
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