JPS63122161A - Manufacture of semiconductor integrated circuit device - Google Patents
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- JPS63122161A JPS63122161A JP26753886A JP26753886A JPS63122161A JP S63122161 A JPS63122161 A JP S63122161A JP 26753886 A JP26753886 A JP 26753886A JP 26753886 A JP26753886 A JP 26753886A JP S63122161 A JPS63122161 A JP S63122161A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、ＭＯＳトランジスタと拡散抵抗とを有する半導体集積
回路装置の製造に適用して有効な技術に関するものであ
る。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and in particular, a technique that is effective when applied to the manufacturing of a semiconductor integrated circuit device having a MOS transistor and a diffused resistor. It is related to.
近年、この種の半導体集積回路装置として、バイポーラ
−ＣＭＯ５ＬＳ Ｉ （Ｂｉ−ＣＭＯ３ＬＳ Ｉ）構
造のスタチックＲＡＭ （Ｒａｎｄｏａ＋ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の研究開発が行われている（例えば
１日経エレクトロニクス、 １９８６年３月ＩＯ日号、
ｐ、１９９〜Ｐ、２１７）。In recent years, as this type of semiconductor integrated circuit device, static RAM (Randoa+ Access
s Memory) is being researched and developed (for example, Nikkei Electronics, March 1986 IO issue,
p, 199-P, 217).
本発明者は、このＢｉ−０ＭＯ５ＬＳＩ構造のスタチッ
クＲＡＭの製造方法、特にその拡散抵抗の形成方法につ
いて検討した。以下は公知とされた技術ではないが１本
発明者によって検討された技術であり、その概要は次の
とおりである。The present inventor studied a method for manufacturing a static RAM having this Bi-0MO5LSI structure, and in particular, a method for forming a diffused resistor. Although the following is not a publicly known technique, it is a technique studied by the present inventor, and its outline is as follows.
すなわち１本発明者の検討した技術では、バイポーラト
ランジスタの例えばｐ−型のベース領域形成のためのｐ
型不純物のイオン打ち込みの際にｉ型の前記拡散抵抗を
同時に形成し、後の電極形成工程においてこのＰ−型拡
敢抵抗の両端に例えばアルミニウム（Ａｌ）ｆｆｉ極を
形成している。In other words, in the technique considered by the present inventor, for example, p-type base region formation for a bipolar transistor is possible.
During the ion implantation of type impurities, the i-type diffused resistor is formed at the same time, and in the subsequent electrode forming step, for example, aluminum (Al) ffi electrodes are formed at both ends of this P-type diffused resistor.
しかしながら、ベース領域のシャロー化に伴い。 However, as the base area becomes shallower.
前記Ａｌｆｔ１極と拡散抵抗とのコンタクト部で生じる
合金化により、前記拡散抵抗が設けられるｎウェルとこ
のＡｌｆｌ！極との間にリーク不良が生じるという問題
がある。Due to the alloying that occurs at the contact portion between the Alft1 pole and the diffused resistor, the n-well where the diffused resistor is provided and this Alfl! There is a problem in that leakage defects occur between the electrodes and the electrodes.
本発明の目的は、工程を増加させることなく拡散抵抗の
コンタクト部におけるリーク不良を防止することが可能
な技術を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a technique that can prevent leakage defects at the contact portion of a diffused resistor without increasing the number of steps.
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。Outline of typical inventions disclosed in this application is as follows.
すなわち、拡散抵抗のためのコンタクトドーピング部と
ＭｏＳトランジスタのソース領域及びドレイン領域とを
同一のイオン打ち込み工程で形成するようにしている３
〔作 用〕
上記した手段によれば、ＭＯＳトランジスタのソース領
域及びドレイン領域の形成のために必要な不純物のイオ
ン打ち込みにより拡散抵抗のコンタクトドーピング部を
形成することができるので、工程を増加させることなく
拡散抵抗のコンタクト部におけるリーク不良を防止する
ことができる。That is, the contact doping region for the diffused resistance and the source region and drain region of the MoS transistor are formed in the same ion implantation process. Since the contact doping portion of the diffused resistor can be formed by ion implantation of impurities necessary for forming the drain region, leak defects in the contact portion of the diffused resistor can be prevented without increasing the number of steps.
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。Hereinafter, the configuration of the present invention will be described based on one embodiment with reference to the drawings.
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。In addition, in all the figures, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図に示すように、まず例えばＰ型Ｓｉ基板のような
半導体基板１中に例えばイオン打ち込みにより例えばぎ
型の埋め込み層２１．２２及び例えばｐ゛型の埋め込み
層３を形成した後、前記半導体基板１上に例えばエピタ
キシャル成長により例えばｉ型のＳｉエピタキシャルＭ
４を形成する０次に、このＳｉエピタキシャル層４中に
例えばイオン打ち込みにより例えばｎウェル５１．５２
及びｐウェル６をそれぞれ埋め込み層２１．２２及び埋
め込み層３に対応して形成する。なお、第１図における
一点鎖線は、前記エピタキシャル成長前の半導体基板ｌ
の表面を示す。As shown in FIG. 1, first, for example, a square-shaped buried layer 21, 22 and a p-type buried layer 3 are formed in a semiconductor substrate 1, such as a P-type Si substrate, by, for example, ion implantation. For example, an i-type Si epitaxial M is formed on the semiconductor substrate 1 by epitaxial growth.
Next, for example, n-wells 51, 52 are formed in this Si epitaxial layer 4 by, for example, ion implantation.
and p-well 6 are formed corresponding to buried layers 21, 22 and 3, respectively. Note that the dashed-dotted line in FIG. 1 indicates the semiconductor substrate l before the epitaxial growth.
shows the surface of
次に第２図に示すように、前記Ｓｉエピタキシャル層４
の表面を選択的に熱酸化することにより例えば５ｉＯｉ
膜のようなフィールド絶縁膜７を形成した後、このフィ
ールド絶縁膜７で囲まれた活性領域表面に例えば熱酸化
により例えばＳｉＯ２膜のような絶縁膜８を形成する１
次に例えばＣＶＤにより全面に例えば多結晶ＳＬ膜を形
成した後、この多結晶Ｓｉ［を所定形状にパターンニン
グしてゲート電極９，１０を形成する。次に、例えばリ
ンのようなｎ型不純物をｎウェル５．中に選択的にイオ
ン打ち込みすることにより１例えばｎ０型のコレクタ取
り出し領域１１を形成する。次に、Ｐウェル６以外の領
域表面を例えばフォトレジスト（図示せず）で覆った状
態でゲート電極９をマスクとして例えばヒ素のようなｎ
型不純物をｐウェル６中にイオン打ち込みすることによ
り、例えばぎ型のソース領域１２及びドレイン領域１３
をゲート電極９に対してセルファラインに形成する。な
お。Next, as shown in FIG. 2, the Si epitaxial layer 4
For example, by selectively thermally oxidizing the surface of
After forming a field insulating film 7 such as a film, an insulating film 8 such as a SiO2 film is formed on the surface of the active region surrounded by the field insulating film 7 by thermal oxidation.
Next, after forming, for example, a polycrystalline SL film on the entire surface by, for example, CVD, this polycrystalline Si film is patterned into a predetermined shape to form gate electrodes 9 and 10. Next, an n-type impurity such as phosphorus is added to the n-well 5. A collector extraction region 11 of, for example, n0 type is formed by selectively implanting ions into the structure. Next, with the surface of the region other than the P-well 6 covered with, for example, a photoresist (not shown), using the gate electrode 9 as a mask, a
By implanting type impurities into the p-well 6, for example, the source region 12 and the drain region 13 are formed into a square shape.
is formed as a self-line with respect to the gate electrode 9. In addition.
前記ゲート電極９．ソース領域１２及びドレイン領域１
３によりｎチャネルＭＯＳトランジスタ１４が構成され
る１次に、ｐ型不純物をｎウェル５重中にイオン打ち込
みすることにより、例えばｐ−型のベース領域１５を形
成する。この際１例えばｐ−型の拡散層から成る拡散抵
抗１６も同時に形成する。なお、このｐ型不純物のイオ
ン打ち込みは。The gate electrode 9. Source region 12 and drain region 1
3 constitutes an n-channel MOS transistor 14. Next, a p-type base region 15, for example, is formed by ion-implanting p-type impurities into five layers of n-wells. At this time, a diffused resistor 16 made of, for example, a p-type diffusion layer is also formed at the same time. The ion implantation of this p-type impurity is as follows.
例えばＢＦ２を用い、加速エネルギー４０ｋｅＶ。For example, using BF2, the acceleration energy is 40 keV.
ドーズ量１．２Ｘ１０１４／ｃｄ程度の条件で行う。This is carried out at a dose of approximately 1.2×10 14 /cd.
次に、前記拡散抵抗１６の両端に対応する部分及びベー
ス領域工５のためのベースコンタクトドーピング部１５
ａが開口した所定形状の例えばフォトレジスト（図示せ
ず）で前記ｎウェル５゜の上方を除いた領域表面を覆い
、このフォトレジスト及び前記ゲート電極１０をマスク
としてｐ型不純物をｎウェル５１．５２中にイオン打ち
込みすることにより、第３図に示すように１例えばｐ″
″型のソース領域１７及びドレイン領域１８をゲート電
極１０に対してセルファラインに形成する。前記ゲート
電極１０、ソース領域１７及びドレイン領域１８により
ｐチャネルＭＯ３）−ランジスタ１９が構成される。そ
して、このｐチャネルＭＯＳトランジスタ１９と前記ｎ
チャネルＭＯＳトランジスタ１４とによりＣＭＯ３が構
成される。前記Ｐ型不純物のイオン打ち込みにより、前
記拡散抵抗１６の両端に例えばＰ′″型のコンタクトド
ーピング部１６ａ、１６ｂ及び例えばＰ′型のベースコ
ンタクトドーピング部１５ａも同時に形成する。なお、
このｐ型不純物のイオン打ち込みは、例えばＢＦ２を用
い１例えば加速エネルギー６０ｋｅＶ。Next, portions corresponding to both ends of the diffused resistor 16 and a base contact doping portion 15 for the base region processing 5 are formed.
For example, a photoresist (not shown) having a predetermined shape with an opening is used to cover the surface of the region except for the upper part of the n-well 51. By implanting ions into 52, as shown in FIG.
''-type source region 17 and drain region 18 are formed in a self-aligned manner with respect to the gate electrode 10. The gate electrode 10, source region 17, and drain region 18 constitute a p-channel MO3)-transistor 19. This p channel MOS transistor 19 and the n
CMO3 is constituted by channel MOS transistor 14. By ion implantation of the P-type impurity, for example, P''-type contact doping portions 16a and 16b and, for example, a P'-type base contact doping portion 15a are simultaneously formed at both ends of the diffused resistor 16.
This p-type impurity ion implantation is performed using, for example, BF2 at an acceleration energy of 60 keV, for example.
ドーズ量３Ｘ１０１５／ａ１程度の条件で行う。これら
のコンタクトドーピング部１６ａ、１６ｂにより、後述
のＡＩ電極２３．２４と拡散抵抗１６との合金化により
これらのＡｎ極２５．２６とｎウェル５Ｉとの間にリー
ク不良が生ずるのを効果的に防止することができる。ま
た、これらのコンタクトドーピング部１６ａ、１６ｂは
、ｐチャネルＭＯＳトランジスタ１９のソース領域１７
及びドレイン領域１８の形成のためのイオン打ち込みに
より同時に形成しているので、工程を増加させることが
ない、すなわち、工程を増加させることなく拡散抵抗１
６のコンタクト部におけるリーク不良を防止することが
できる。This is carried out under the condition that the dose amount is approximately 3×1015/a1. These contact doping parts 16a, 16b effectively prevent leakage defects from occurring between these An electrodes 25, 26 and the n-well 5I due to alloying of the AI electrodes 23, 24 and the diffused resistor 16, which will be described later. It can be prevented. Further, these contact doping parts 16a and 16b are connected to the source region 17 of the p-channel MOS transistor 19.
and the drain region 18 are formed at the same time by ion implantation, so there is no need to increase the number of steps.
It is possible to prevent leakage defects at the contact portions of No. 6.
次に、例えばゲート電極９，１０の下方の部分を除いて
絶縁膜８をエツチング除去した後、第４図に示すように
、全面に例えばＣＶＤにより５ｉ０２膜のような絶縁膜
２０を形成する。次に、この絶縁膜２０の所定部分をエ
ツチング除去してコンタクトホール２０ａを形成する。Next, after the insulating film 8 is etched away except for the portions below the gate electrodes 9 and 10, for example, an insulating film 20 such as a 5i02 film is formed on the entire surface by CVD, as shown in FIG. Next, a predetermined portion of this insulating film 20 is removed by etching to form a contact hole 20a.
次にこのコンタクトホール２０ａの上に、例えばＣＶＤ
でもう１度形成した２層目の多結晶Ｓｉ膜２１の上から
例えばリンやヒ素のようなｎ型不純物をイオン打ち込み
し、この多結晶Ｓｉ膜を通して前記ベース領域１５中に
ｎ型不純物を拡散させることによりｎ゛型のエミッタ領
域２２を形成する。２層目の多結晶シリコン膜をエミッ
タ電極２１の形状とするためのエツチングと、２層目の
多結晶シリコン膜へのイオン打ち込みとは、どちらの工
程を先に行ってもよい、なお、このエミッタ領域２２．
ベース領域１５及びこのベース領域１５の下方における
ｎウェル５．から成るコレクタ領域によりｎｐｎ型バイ
ポーラトランジスタ２３が構成される。Next, for example, CVD is applied over this contact hole 20a.
However, an n-type impurity such as phosphorus or arsenic is ion-implanted onto the second-layer polycrystalline Si film 21 formed once again, and the n-type impurity is diffused into the base region 15 through this polycrystalline Si film. By doing so, an n'' type emitter region 22 is formed. Whichever process may be performed first, the etching to shape the second layer polycrystalline silicon film into the shape of the emitter electrode 21, or the ion implantation into the second layer polycrystalline silicon film. Emitter region 22.
Base region 15 and n-well below base region 15 5. An npn type bipolar transistor 23 is constituted by a collector region consisting of.
前記エミッタ領域２２は、前記コンタクトホール２０ａ
を通じてｎ型不純物をドープすることにより形成してい
るので、このコンタクトホール２０ａの最小加工寸法と
同程度にエミッタ領域２２を微細化することができる。The emitter region 22 is connected to the contact hole 20a.
Since it is formed by doping n-type impurities through the contact hole 20a, the emitter region 22 can be miniaturized to the same extent as the minimum processing dimension of the contact hole 20a.
従って、ｎｐｎ型バイポーラトランジスタ２３の占有面
積の低減により。Therefore, the area occupied by the npn bipolar transistor 23 is reduced.
高集積密度化及び高速動作化を図ることができる。High integration density and high speed operation can be achieved.
この後、第５図に示すように全面に例えばリンシリケー
トガラス（ＰＳＧ）膜のような絶縁膜２４を形成する１
次に、この絶縁膜２４の所定部分をエツチング除去して
コンタクトホール２４ａ〜２４ｉを形成する。この後、
これらのコンタクトホール２４ａ〜２４ｉを通じて例え
ばＡｔ電極２５〜３３を形成して、目的とするＢｉ−Ｃ
ＭＯＳ Ｌ Ｓ Ｉを完成させる。After this, as shown in FIG. 5, an insulating film 24 such as a phosphosilicate glass (PSG) film is formed on the entire surface.
Next, predetermined portions of this insulating film 24 are removed by etching to form contact holes 24a to 24i. After this,
For example, At electrodes 25 to 33 are formed through these contact holes 24a to 24i, and the target Bi-C
Complete MOS LSI.
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the gist of the invention. It is.
例えば、ｐチャネルＭＯ８ＦＥＴをｎチャネルＭＯ８Ｆ
ＥＴと同様にｉ型及びｐ型半導体領域からなるＬＤＤ構
造としてもよい。この場合、ｐチャネルＭＯ８ＦＥＴの
ｐ−型及びｐ４型ソースドレイン領域と、抵抗のｉ型（
１６）及びｐ゛型（１６ａ）領域とを、夫々、同一工程
で形成してもよい。また、これらのＰ−型領域のみを別
々の工程で独立に形成してもよい、また１本発明はＢｉ
−ＣＭ ＯＳ ＪＲ造のスタチックＲＡＭその他の各一
種半導体集積回路装置に適用することができる。For example, convert a p-channel MO8FET to an n-channel MO8F
Like ET, it may be an LDD structure consisting of i-type and p-type semiconductor regions. In this case, the p-type and p4-type source/drain regions of the p-channel MO8FET and the i-type (
16) and the p' type (16a) region may be formed in the same process. Further, only these P-type regions may be formed independently in separate steps.
-CM OS It can be applied to JR's static RAM and other types of semiconductor integrated circuit devices.
本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。The effects obtained by one representative invention among the inventions disclosed in this application will be briefly described.
下記のとおりである。It is as follows.
すなわち、工程を増加させることなく拡散１のコンタク
ト部におけるリーク不良を防止す・とができる。That is, leak defects at the contact portion of the diffusion 1 can be prevented without increasing the number of steps.
第１図〜第５図は、本発明の一実施例によ・ＣＭＯ５Ｌ
ＳＩの製造方法を工程順に示す断である。
図中、１・・・半導体基板、２□、２□、３・・・込み
層、４・・・Ｓｉエピタキシャル層、５ｓ、５ｎウエル
、６・・・ｐウェル、７・・・フィールド絶８．２０−
・・絶ｍ［Ｉｌ、９．１０・ｌ−トｆ電極、１７・・・
ソース領域、１３．１８・・・ドレイン領１４・・・ｎ
チャネルＭＯＳトランジスタ、１９チャネルＭＯＳトラ
ンジスタ、１５・・・ベース１６・・・拡散抵抗、１６
ａ、１６ｂ・・・コンタク１−ピング部、２２・・・エ
ミッタ領域、°２３・・・ｎ・型バイポーラトランジス
タ、２５〜３３・・・ｌ！１ある。Figures 1 to 5 are according to an embodiment of the present invention.CMO5L
This is a cross-section showing the SI manufacturing method in the order of steps. In the figure, 1... semiconductor substrate, 2□, 2□, 3... buried layer, 4... Si epitaxial layer, 5s, 5n well, 6... p well, 7... field isolation 8 .20-
... Absolute m [Il, 9.10・l-t f electrode, 17...
Source region, 13.18...drain region 14...n
Channel MOS transistor, 19 Channel MOS transistor, 15...Base 16...Diffused resistance, 16
a, 16b...Contact 1-ping portion, 22...Emitter region, °23...N-type bipolar transistor, 25-33...l! There is one.
Claims (1)
積回路装置の製造方法であって、前記拡散抵抗のための
コンタクトドーピング部と前記ＭＯＳトランジスタのソ
ース領域及びドレイン領域とを同一のイオン打ち込み工
程で形成するようにしたことを特徴とする半導体集積回
路装置の製造方法。 ２、前記ＭＯＳトランジスタがｐチャネルＭＯＳトラン
ジスタであり、前記拡散抵抗がｐ型拡散層から成ること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置の製造方法。 ３、前記半導体集積回路装置がバイポーラ−ＣＭＯＳＬ
ＳＩであることを特徴とする特許請求の範囲第１項又は
第２項記載の半導体集積回路装置の製造方法。[Claims] 1. A method for manufacturing a semiconductor integrated circuit device having a MOS transistor and a diffused resistor, wherein a contact doping region for the diffused resistor and a source region and a drain region of the MOS transistor are in the same region. A method for manufacturing a semiconductor integrated circuit device, characterized in that the device is formed by an ion implantation process. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the MOS transistor is a p-channel MOS transistor, and the diffused resistor is made of a p-type diffused layer. 3. The semiconductor integrated circuit device is bipolar-CMOSL.
3. The method of manufacturing a semiconductor integrated circuit device according to claim 1 or 2, wherein the semiconductor integrated circuit device is SI.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753886A JPS63122161A (en) | 1986-11-12 | 1986-11-12 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753886A JPS63122161A (en) | 1986-11-12 | 1986-11-12 | Manufacture of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122161A true JPS63122161A (en) | 1988-05-26 |
Family
ID=17446214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26753886A Pending JPS63122161A (en) | 1986-11-12 | 1986-11-12 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122161A (en) |
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