JPH0290559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0290559A JPH0290559A JP24337388A JP24337388A JPH0290559A JP H0290559 A JPH0290559 A JP H0290559A JP 24337388 A JP24337388 A JP 24337388A JP 24337388 A JP24337388 A JP 24337388A JP H0290559 A JPH0290559 A JP H0290559A
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- ta2o5
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- selective cvd
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- YRGLXIVYESZPLQ-UHFFFAOYSA-I tantalum pentafluoride Chemical compound F[Ta](F)(F)(F)F YRGLXIVYESZPLQ-UHFFFAOYSA-I 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 abstract description 12
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 abstract description 5
- 229910004546 TaF5 Inorganic materials 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract 2
- 238000006722 reduction reaction Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910004516 TaF6 Inorganic materials 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にＭＩＳキ
ャパシタの蓄積電荷量を増加させるための高誘電率ゲー
ト絶縁体の一種であるＴａ２Ｏ。
ャパシタの蓄積電荷量を増加させるための高誘電率ゲー
ト絶縁体の一種であるＴａ２Ｏ。
を形成する方法に関するものである。
Ｔａ２０５は橿めて安定な金属酸化物で、かつ比誘電率
が２６程度もある絶縁体であるため、高集積ＭＯＳメモ
リにおいて、ＭＯＳキャパシタの面積が小さくなって所
要蓄積電荷量が得られない際には、現在の代表的なゲー
ト誘電体材料であるＳ’ＩＯ，に代わり得るゲート誘電
体材料として期待されている。
が２６程度もある絶縁体であるため、高集積ＭＯＳメモ
リにおいて、ＭＯＳキャパシタの面積が小さくなって所
要蓄積電荷量が得られない際には、現在の代表的なゲー
ト誘電体材料であるＳ’ＩＯ，に代わり得るゲート誘電
体材料として期待されている。
ＴａｔＯ６の形成法としては、従来よりスパッタ法とＣ
ＶＤ法があるが、これらの方法はすべて、堆積させる膜
は’ｒａｚｏｓ又はＴａ工Ｏｙであった。
ＶＤ法があるが、これらの方法はすべて、堆積させる膜
は’ｒａｚｏｓ又はＴａ工Ｏｙであった。
従来の、特にスパッタ法によるｒ’ａ、、Ｏ９の成膜法
で問題となるのは、例えばトレンチ形状のような深い穴
状の領域にＴａ２０５を形成しようとしても、該’ｌ”
ａｔ Ｏ５の段差被覆性は極めて劣悪であるためこれを
均一に形成することはできないことであった。
で問題となるのは、例えばトレンチ形状のような深い穴
状の領域にＴａ２０５を形成しようとしても、該’ｌ”
ａｔ Ｏ５の段差被覆性は極めて劣悪であるためこれを
均一に形成することはできないことであった。
本発明はこのような従来の問題点を解消するためになさ
れたもので、どのように深く複雑な形状の部分にも均一
にＴａｚ ｏｓを形成することのできる半導体装置の製
造方法を得ることを目的とする。
れたもので、どのように深く複雑な形状の部分にも均一
にＴａｚ ｏｓを形成することのできる半導体装置の製
造方法を得ることを目的とする。
本発明にかかる半導体装置の製造方法は、Ｔａ。
０５の形成法として、ＴａＦ、のＳｉ還元による選択Ｃ
ＶＤによりＴａを基板のＳｉ露出部分にのみ選択的に堆
積し、該Ｔａを後工程において酸化して’ｒａｚｏｓに
するようにしたものである。
ＶＤによりＴａを基板のＳｉ露出部分にのみ選択的に堆
積し、該Ｔａを後工程において酸化して’ｒａｚｏｓに
するようにしたものである。
一般に、選択ＣＶＤによるＴａＦ５の還元は原理的に基
板表面でしか起こり得ないので、本発明においては、Ｔ
ａ、従ってＴａ、Ｏ，は基板形状に忠実に均一な厚さで
形成できる。従って、従来のスパッタ法で対応不可能な
深いトレンチ内等にも均一にＴａ、Ｏ，を形成できる。
板表面でしか起こり得ないので、本発明においては、Ｔ
ａ、従ってＴａ、Ｏ，は基板形状に忠実に均一な厚さで
形成できる。従って、従来のスパッタ法で対応不可能な
深いトレンチ内等にも均一にＴａ、Ｏ，を形成できる。
またプレーナ型Ｍ！Ｓキャパシタにおいてもキャパシタ
形成領域上のみに自己整合的に’ｌ’ａ、Ｏ５を形成す
ることができる。
形成領域上のみに自己整合的に’ｌ’ａ、Ｏ５を形成す
ることができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
の工程図を示す。本発明で用いるＴａＦ。
の工程図を示す。本発明で用いるＴａＦ。
は融点９５℃、沸点２２９℃の無色の固体で、ＣＶＤを
行なう時には昇華させて気体状としたＴａＦ、を加熱さ
れたＳｉ基板１上に供給する。ここで、堆積温度は２０
０〜４００℃、堆積時圧力は０．２〜Ｉ Ｔｏｒｒとす
る。またキャリア又は還元気体としてＡｒ又はＨ２を適
当な流量比で供給する場合がある。Ｈ２を同時に供給す
る場合、７ａＦ５のＨ２による還元も生起する可能性が
あるが、上記程度の低温ではＨ２還元は、Ｓｉ還元で予
め選択堆積したＴａ上でしか進行しないと考えられるの
で、選択性の消失には至らない。この間の事情はＷＦ、
−Ｈ，系からのＷの選択ＣＶＤと同一であると思われる
。
行なう時には昇華させて気体状としたＴａＦ、を加熱さ
れたＳｉ基板１上に供給する。ここで、堆積温度は２０
０〜４００℃、堆積時圧力は０．２〜Ｉ Ｔｏｒｒとす
る。またキャリア又は還元気体としてＡｒ又はＨ２を適
当な流量比で供給する場合がある。Ｈ２を同時に供給す
る場合、７ａＦ５のＨ２による還元も生起する可能性が
あるが、上記程度の低温ではＨ２還元は、Ｓｉ還元で予
め選択堆積したＴａ上でしか進行しないと考えられるの
で、選択性の消失には至らない。この間の事情はＷＦ、
−Ｈ，系からのＷの選択ＣＶＤと同一であると思われる
。
第１図の実施例は、大面積キャパシタの一種であるトレ
ンチ構造に上述の原理に基づきＴａ２Ｏ。
ンチ構造に上述の原理に基づきＴａ２Ｏ。
を形成するようにした例であり、図に示されるように、
選択ＣＶＤではＴａＦ、のＳｉによる還元反応はｓｉ基
板ｌの表面のみで進行するから、第１図のような深いト
レンチ構造内部にもトレンチ構造に忠実にＴａが堆積す
る。従ってこれを酸化して得られるＴａ、０．４も均一
な膜厚となる。
選択ＣＶＤではＴａＦ、のＳｉによる還元反応はｓｉ基
板ｌの表面のみで進行するから、第１図のような深いト
レンチ構造内部にもトレンチ構造に忠実にＴａが堆積す
る。従ってこれを酸化して得られるＴａ、０．４も均一
な膜厚となる。
これに対して、スパッタ法によるＴａｚＯｓはスパッタ
法の貧弱な段差被覆性のゆえに第２図に示されているよ
うにトレンチ内部では極めて薄いＴａｔ Ｏ５Ｌか得ら
れず、十分な絶縁耐圧が期待できない。
法の貧弱な段差被覆性のゆえに第２図に示されているよ
うにトレンチ内部では極めて薄いＴａｔ Ｏ５Ｌか得ら
れず、十分な絶縁耐圧が期待できない。
即ち、本発明実施例では、複雑な形状のキャパシタ上に
も高い信頼性を有しながら、蓄積電荷量の大きな絶縁膜
を形成することが可能になる。
も高い信頼性を有しながら、蓄積電荷量の大きな絶縁膜
を形成することが可能になる。
以上のように本発明によれば、ＴａＦ６のＳｉ還元によ
る選択ＣＶＤによりＴａを基板のＳｉ露出部分にのみ選
択的に堆積し、該Ｔａを後工程において酸化してＴａｘ
０％にするようにしたので、基板形状に忠実に均一な
厚さで’ｒａ、ｏ、を形成でき、従来のスパッタ法で対
応不可能な深いトレンチ内等にも均一にＴａ、０．を形
成できる。またプレーナ型ＭＩＳキャパシタにおいても
キャパシタ形成領域上のみに自己整合的に’ｒａｇｏｓ
を形成でき、形状信１性の高い’ｒａｚｏｓを得ること
ができる効果がある。
る選択ＣＶＤによりＴａを基板のＳｉ露出部分にのみ選
択的に堆積し、該Ｔａを後工程において酸化してＴａｘ
０％にするようにしたので、基板形状に忠実に均一な
厚さで’ｒａ、ｏ、を形成でき、従来のスパッタ法で対
応不可能な深いトレンチ内等にも均一にＴａ、０．を形
成できる。またプレーナ型ＭＩＳキャパシタにおいても
キャパシタ形成領域上のみに自己整合的に’ｒａｇｏｓ
を形成でき、形状信１性の高い’ｒａｚｏｓを得ること
ができる効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
、即ち、大面積キャパシタであるトレンチ構造にＴａ、
Ｏ，を形成する方法の工程図、第２図は従来の半導体装
置の製造方法、即ち、大面積キャパシタであるトレンチ
構造にスバ・ツタにより７’ａ＝ ｏｓを形成する方法
の工程図である。 図において、１はＳｔ基板、２はスパッタによるＴａｘ
Ｏｓ 、３は選択堆積ＣＶＤによるＴａ。 ４はＴａ、Ｏ，である。
、即ち、大面積キャパシタであるトレンチ構造にＴａ、
Ｏ，を形成する方法の工程図、第２図は従来の半導体装
置の製造方法、即ち、大面積キャパシタであるトレンチ
構造にスバ・ツタにより７’ａ＝ ｏｓを形成する方法
の工程図である。 図において、１はＳｔ基板、２はスパッタによるＴａｘ
Ｏｓ 、３は選択堆積ＣＶＤによるＴａ。 ４はＴａ、Ｏ，である。
Claims (1)
- （１）Ｓｉ基板上にＴａ＿２Ｏ＿５を形成する半導体装
置の製造方法において、 フッ化タンタル（ＴａＦ＿５）のＳｉ還元による選択Ｃ
ＶＤによりＴａをＳｉ基板上に選択的に形成し、該選択
堆積したＴａを酸化してＴａ＿２Ｏ＿５を得ることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24337388A JPH0290559A (ja) | 1988-09-27 | 1988-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24337388A JPH0290559A (ja) | 1988-09-27 | 1988-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290559A true JPH0290559A (ja) | 1990-03-30 |
Family
ID=17102885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24337388A Pending JPH0290559A (ja) | 1988-09-27 | 1988-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6381448B2 (en) | 1998-02-10 | 2002-04-30 | Nec Corporation | Selective call radio receiver with mail drop message display function |
| US6532367B1 (en) | 1998-06-10 | 2003-03-11 | Nec Corporation | Radio communication device and message display method thereof |
-
1988
- 1988-09-27 JP JP24337388A patent/JPH0290559A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6381448B2 (en) | 1998-02-10 | 2002-04-30 | Nec Corporation | Selective call radio receiver with mail drop message display function |
| US6532367B1 (en) | 1998-06-10 | 2003-03-11 | Nec Corporation | Radio communication device and message display method thereof |
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