JPH0290245A - インターフェイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、信号のフォーマットを変換するために、入力
されたデータを一時的に読み出し／書き込みメモリ（以
下ＲＡＭという）に記憶し、データを読み出すことによ
って出力信号とするインターフェイス装置において、メ
モリの読み出しと書き込みを制御するメモリ制御回路に
関するものである。

〔発明の概要〕

本発明は、ＲＡＭを用いて信号のフォーマット変換をす
るインターフェイス装置において、ＲＡＭのデータバス
をｍ×ｎビット（ｍ、ｎは自然数）で構成し、メモリ制
御回路がデータの書き込みはｎビット毎に行い、データ
の読み出しはｍ×ｎビット毎に行うことにより従来の方
法では得ることができなかった高速の出力データ転送速
度を得ることのできるインターフェイス装置を実現した
ものである。

［従来の技術］ 従来のインターフェイス装置は、ＲＡＭへのデータ書き
込みとデータ読み出し動作に関して以下の様であった。

すなわち、読み出しアドレスカウンタを書き込みアドレ
スカウンタのクロックとは非同期のクロックを用いて動
作させ、メモリサイクルを書き込みアドレスカウンタの
クロックに同期して分割し書き込みサイクルと読み出し
サイクルを交互に発生してデータの読み出し／書き込み
動作を行い出力信号に変換していた。

この方法によれば、読み出しアドレスカウンタのクロッ
ク周波数を変えることにより出力信号のデータ転送速度
を入力信号のデータ転送速度とは異なったＲ適値を選ん
で設定することが可能であった。

［発明が解決しようとする課題］ しかしながらデータ転送速度の最高値に関しては以下の
様な問題点を有していた。すなわち、データ転送速度の
最高値はＲＡＭの読み出しサイクルのレートで決定され
るが、メモリサイクルを２分割し書き込みサイクルと読
み出しサイクルを交互に発生しているため、誤書き込み
及び誤読み出しが発生しないためには、書き込みサイク
ル時間ＴＷと読み出しサイクル時間Ｔ、の間には′ｒＷ
≦ＴＲ の関係が成立することが必要で、読み出しサイクルは書
き込みサイクルより高レートにはできなかった。

従って、出力データ転送速度の最適値が入力データ転送
速度より高速の場合には、最適な出力信号が得られない
という問題があった。そこで本発明は従来のこの様な問
題点を解決し、入力データ転送速度より高転送レートの
出力データを得ることのできるインターフェイス装置を
得るためのメモリ制御回路を提供することを目的として
いる。

〔課題を解決するための手段１ 上記問題点を解決するために、本発明のインターフェイ
ス装置は入力データを一時的に記憶するＲＡＭのデータ
バスをｍ×ｎビット（ｍ、ｎは自然数）で構成し、メモ
リ制御回路がデータの書き込みはｎビット毎に行いデー
タの読み出しはｍビット毎に行うことを特徴とする。

［作　用］ 上記の様に構成されたインターフェイス装置の動作原理
は以下の様である。すなわち、ｎビット毎（こデータを
書き込むためメモリサイクルは書き込みアドレスカウン
タのクロックに同期してｎビットの書き込みサイクル時
間Ｔｗ毎に局分割し、書き込みサイクルと読み出しサイ
クルが交互に発生される。

データの書き込みは、データ入力回路にｎビットのデー
タが入力されると各書き込みサイクル毎にストローブパ
ルスが発生しｎビット分のデータを書き込む。これをｍ
サイクル時間でｍ回繰り返すことによってｍ×ｎビット
のデータ書き込みが終了する。

一方データの読み出しは１回の読み出しでｍ×ｎビット
を行う。ｍ×ｎビットに相当する読み出しアドレスカウ
ンタが時間Ｔｌｌ毎に計数されると、分割されたアドレ
スサイクルのうち１次に（る読み出しサイクルにおいて
読み出しストローブパルスが出力されｍ×ｎビットのデ
ータ読み出しが行われ、データ出力回路に送られて出力
データとなる。

この様に構成したインターフェイス装置の人力データ転
送レートはｎ／Ｔｗ　（ヒツト７秒）であり出力データ
転送レートは（ｍｘｎ）／Ｔ＊（ヒツト７秒）となる。

出力データ転送速度の最高値は、メモリの読み出しが書
き込みアドレスカウンタのクロックによって坏分割され
た各読み出しサイクルにおいて毎回行われる場合、すな
わちＴＲ＝Ｔｗの時であり、（ｍ×ｎ）／Ｔｗとなる。

従って、 入力データ転送速度　ｎ／’ｒｗ≦ 出力データ転送速度　（ｍ×ｎ）／Ｔｗが実現でき、従
来の方法では得られなかった人力データより速い転送速
度をもつ出力データ信号を得ることが可能である。

ここで、出力データ転送速度が入力データ転送速度より
速いといわゆるオーバリードによる誤デ−夕転送となる
様に思われるが、後述する様にパーソナルコンピュータ
のデイスプレィ装置用などには一画面分のフレームバッ
ファメモリをもって本インターフェイス装置が構成され
るので、実用上全く問題ない。

［実　施　例］ 以Ｆに本発明の実施例を図面に基づいて詳細に説明する
。変換する信号の一例として表示装置用の表示データ信
号をとりあげ、パーソナルコンピュータのＣＲＴ表示装
置用のデータ信号（以下、ビデオデータ信号という）を
液晶表示装置用のデータ信号（以下、ＬＣＤデータ信号
という）に変換する場合を例として説明する。

第１図は本発明のメモリ制御回路のブロック図である。

一般にパーソナルコンピュータから出力されるビデオデ
ータ信号をＬＣＤデータ信号に変換し、データの読み出
しを書き込みとは非同期なりロックで行うインターフェ
イス装置の構成は第２図の様である。第１図はこのうち
データ入力回路の直／並列変換部、ＲＡＭ及びアドレス
バス、データバス、データ出力回路のＬＣＤデータ変換
回路部を詳細に示したものである。第１図はｍ＝８、ｎ
＝２の場合の例で、データバス１１は８ビツトのバスが
２系統で構成されている。データの書き込みは、８ビツ
ト構成のＲＡＭ■７．ＲＡＭ■８と分割して、書き込み
制御信号ＷＥ、１２、ＷＥ２１３により８ビツトづつ２
回に分けて行われる。一方データの読み出しは、読み出
し制御信号ＲＤ１４により１６　（８Ｘ２）ビットのデ
ータが１回で読み出される。

一方第３図は従来のメモリ制御回路のブロック図で、デ
ータの書き込み、読み出しとも８ビツトづつ行なわれる
。第３図も第１図と同様に第２図のインターフェイス装
置全図のうち、直／並列変換部、ＲＡＭ及びアドレスバ
ス、データバス、ブタ出力回路のＬＣＤデータ変換回路
部を示したものである。

以下に第１図の本発明及び第３図の従来例について、具
体的な数値及びタイミングチャート図を用いて説明する
。

表示データ信号として、横６４０ドツト、縦３５０ライ
ンの解像度の表示を例にとりあげる。ビデオデータ信号
ＶＤは点順次走査型のＣＲＴ表示装置用の信号であるた
めシリアルデータとして入力される。そのデータの転送
レートは一般に約１６ＭＨｚでありＣＲＴの走査ビーム
の帰線用に、表示データ周囲に約１６％時間のブランク
データを含む信号である。

一方ＬＣＤデータ信号は、一般に画面を上下に二分割し
上側面、下画面各４ビット、計８ビットのデータバスに
よってデータを転送する方式が用いられる。これはＬＣ
Ｄ表示装置が線順次走査型の表示デバイスであることに
より実現できる方式で、縦３５０ラインの画面を上下に
二分割することによって表示デユーティをｌ／１７５と
かせぐことができ、計８ビットのデータバスでデータ転
送することにより１表示セグメントドライバへの転送り
ロックをシリアル転送の場合の１７８の周波数にするこ
とが出来る。６４０×３５０ドツトのＬＣＤをフレーム
周波数７０Ｈｚで駆動する場合、転送りロックは１．９
６ＭＨｚである。

まずこの様に全く異なるタイプの表示データ信号を変換
するインターフェイス装置の種動作を第２図により説明
する。

ドツトクロックＣＫの周波数はビデオデータ信号のデー
タ転送レートと同じ１６ＭＨｚであり、パーソナルコン
ピュータ本体１５から供給されるか、インターフェイス
装置内のＰＬＬ回路によって発生され、ビデオデータ信
号のシリアル入力クロックとして使用される。ビデオデ
ータ信号はデータ入力回路１６に入力され、バックポー
チ判定回路により無効データ部分を除かれ、直／並列変
換回路により並列データに変換されてＲＡＭ１Ｂの書き
込みデータとなる。ＲＡＭ１８はフレームバッファメモ
リであり一表示画面分のデータがストアされる。

一方データの読み出しはドツトクロックＣＫとは非同期
のクロック源０３Ｃ２３を基準に行なわれデータ出力回
路のＬＣＤデータ出力回路により上述したフォーマット
のＬＣＤデータ信号に変換されて液晶表示装置に送られ
る。データ出力回路は同時にＬＣＤの表示に必要な他の
制御信号類も発生する。

以上によりビデオデータ信号のＬＣＤデータ信号への変
換が行われＬＣＤ表示装置への表示が可能となる。また
以上の説明によりＬＣＤ表示装置のプレーム周波数は、
メモリから１回の読み出しで得られるデータのビット数
と、読み出しサイクルのレートで決定されることが理解
される６さて、第２図のインターフェイス装置において
第３図の従来例の様にメモリのデータバスを構成した場
合の回路の動作を第４図のタイミングチャート図に従っ
て説明する。ドツトクロックＣＫは書き込みアドレスカ
ウンタに入力され、ｌ／８分周されて書き込みアドレス
カウンタのクロック３２となりアドレスカウンタがイン
クリメントされる。（Ｗ０→Ｗ１→Ｗ２→Ｗ３・・・）
また読み出し／書き込み制御回路にも入力され書き込み
アドレスカウンタクロック３２と同様なアドレス切換制
御信号３７を発生する。クロックの４周期ごとにメモリ
アドレスを書き込みサイクルと読み出しサイクルに割り
当ててＲＡＭのアドレスバス３８に供給し、データの書
き込みは各書き込みサイクル毎に新しい書き込みアドレ
スが出力され書き込み制御信号ＷＥ３９が出力されるこ
とにより実行される。

一方、読み出しアドレスはアドレス切り換え制御信号３
７によりラッチされアドレス出力される。データの読み
出しは、読み出しアドレスカウンタが計数された後の次
にくる読み出しサイクルにおいて行なわれる様に、読み
出し制御信号ＲＤ４０が出力されデータが読み出される
。読み出されたデータは、ＬＣＤデータ変換回路におい
て読み出しアドレスクロックに同期化されてＬＣＤ表示
装置へ出力される。

一般にＬＣＤ表示装置を駆動する場合、いわゆるフリッ
カ防止の観点からそのフレーム周波数を高く設定する必
要が生じる場合がある。すなわち発振回路０３Ｃ２３の
周波数を高くして、データの読み出しレートを高くする
必要がある。しかしながら読み出しアドレスカウンタの
クロックは書き込みアドレスカウンタのクロックより周
波数を高くできないという制約が存在する。第４図のタ
イミングチャート図は読み出しアドレスカウンタのクロ
ック周波数がある程度低い場合の図で、ＲＤ信号４０が
出力されない無効読み出しサイクルが存在する。読み出
しアドレスカウンタのクロック周波数を高くしていくと
、該無効サイクルの数が減少し書き込みアドレスカウン
タのクロック周波数に等しくなったところで無効サイク
ルが発生しなくなりこの状態が上限である。これ以上速
くするとあるアドレスに対してリードサイクルが割り当
てられないリード抜けが生じる。

前述した６４０Ｘ３５０ドツトの解像度の場合について
上限を求めてみると、ドツトクロック周波数が１６ＭＨ
ｚであるから書き込みアドレスカウンタのクロック周波
数は１６÷８＝２ＭＨｚ。

上限では読み出しアドレスカウンタのクロック周波数も
２ＭＨｚ、−回のデータ読み出しで８ビツトのデータを
読み出すのでデータ読み出しレートは１６ＭＢｐｓとな
る。従って表示のフレーム周波数は１６Ｘ１０’÷（６
４０Ｘ３５０）＝７１．４Ｈｚとなる。すなわち従来の
方法では７１．４Ｈｚ以上のフレーム周波数を得ること
ができなかった。

そこで本発明のメモリ制御回路は、第１図の様にメモリ
のデータバスを１６ビツトで構成して書き込みは８ビツ
ト毎に２回に分けて行い読み出しは１６ビツト毎に行う
。

第５図は第１図の本発明のメモリ制御回路の動作タイミ
ングチャート図で、第４図の従来例との比較のために書
き込み及び読み出しアドレスカウンタとも同じ周波数の
場合で示した。第１図において、データ書き込み側の直
／並列変換回路及び読み出し／書き込みメモリとも８ビ
ツト構成の回路が２回路並列に構成される。第５図のタ
イミングチャートに示した様に初めの８ビツトのデータ
のシフトインは直／並列変換回路■６において行われ書
き込み制御信号ＷＥ、１２によりＲＡＭ■７に書き込み
サイクルＷ０において行われる０次の８ビツトのデータ
のシフトインは直／並列変換回路■において行われ、Ｗ
Ｅ、信号１３によりＲＡＭ■８に書き込みサイクルＷ１
で行われる。以下、交互にＷＥ、、ＷＥ、が出力されて
データの書き込みが８ビツト毎に行われる。

データの読み出し側では８ビツトＸ２＝　１６ビツトの
データバスとして束ねられている。従来例の場合と同様
に、読み出しアドレスカウンタが計数された次にくる読
み出しサイクルにおいて、読み出し制御信号ＲＤ１４が
出力されて、１６ビツトのデータが一度に読み出される
。読み出されたデータは、ＬＣＤデータ変換回路におい
て読み出しアドレスカウンタのクロックに同期化され必
要なフォーマットに変換されてＬＣＤ表示装置へ出力さ
れる。

ここで、前述した従来例と本発明のデータ読み出しレー
トを書き込みクロック周波数が同一である場合について
比較する。前述した様に従来例ではデータ転送レートは
１６ＭＢｐｓが最大であり、ＬＣＤ表示のフレーム周波
数は７１．４８ｚが最高である。データ転送レートを決
める読み出しクロック周波数の上限は、従来例も本発明
も同一で書き込みクロック周波数に等しい値であるが、
データの読み出しは従来例が８ビツト、本発明は１６ビ
ツトで行うため本発明のデータ転送レートは従来の２倍
の最大３２ＭＢｐｓとなる。従ってＬＣＤ表示装置のフ
レーム周波数は１４２゜８Ｈ２迄引き上げることができ
、このことはＬＣＤを高フレーム周波数で駆動したいと
いうニーズに応える上で非常に有益である。

ビデオデータ入力信号のフレーム周波数は通常６０Ｈｚ
前後であるが、以上述べた様に本発明によれば出力のＬ
ＣＤデータ信号は１４２．８Ｈｚのフレーム周波数が可
能となる。

ここで、出力のフレーム周波数が入力のフレーム周波数
より高いため、入力データのアンダーフローによる表示
データエラーが生じる様に思われるが実用上これに問題
はない。すなわち、第２図のインターフェイス装置のＲ
ＡＭ１Ｂはフレームバッファメモリであり常に１フレ一
ム分のデータがメモリされている。ＬＣＤ表示装置に出
力され表示されているあるフレームデータに着目すれば
、書き込みと読み出しが非同期でありそのフレーム周波
数に差があるため、その差に相当する表示データが、入
力のあるフレームのデータと次のフレームのデータとで
混合され表示されることになる。しかし、一般的なパー
ソナルコンピュータの表示の場合、次フレームのデータ
は前フレームのデータに対しほんの一部の領域が更新さ
れるにすぎず、混合された表示データが入力の本来のデ
ータと異なることは少な（視覚的には全く違和感は生じ
ない。また、一画面分のデータが一度に変化した場合は
、混合されたデータは変化したデータに比べ少ないので
一瞬に画面が切り替わった様に視覚認される。

本発明はこの様な点に着目してなされたものであり、入
力ビデオデータ信号のフレーム周波数や書き込みアドレ
スカウンタのクロックに制限されない高転送レートでデ
ータを出力することのできる回路を提供するものである
。

本発明ではデータバスの構成を８ビツト×２という例に
より説明したが、一般にｍビット×ｎの構成（ｍ、ｎは
自然数）の場合にも適用できるものであり、ｎの値が大
きくなれば本発明の効果も大きくなる。また、出力デー
タとしてＬＣＤ表示装置用の信号を例に説明を行ったが
、ＰＤＰ表示装置や他のフラットデイスプレィ装置、さ
らにはビデオプリンタ装置などへのデータ変換の際にも
高速データ変換回路を実現する上で非常に効果のあるも
のである。

また、第１図に示した本発明のブロック図を１チツプの
半導体集積装置に集積すれば、更に高速のクロックで動
作する２アドレス入力のランダムアクセスデュアルポー
トメモリを実現することのできるものである。

〔発明の効果〕

本発明は以上説明した様に、信号を入力するデータ入力
回路と、前記データ入力回路から入力されたデータを記
憶する読み出し／書き込みメモリと、前記読み出し／書
き込みメモリから書き込みタイミングとは非同期タイミ
ングでデータを読み出し信号を出力するデータ出力回路
と、前記読み出し／書き込みメモリの書き込みと読み出
しを制御する読み出し／書き込み制御回路を有し、入力
した信号のフォーマットを変換して出力するインターフ
ェイス装置において、前記読み出し／書き込みメモリの
データバスをｍ×ｎビット（ｍ、　ｎは自然数）で構成
し、データの書き込みはｎビット毎に行い、データの読
み出しはｍ×ｎビット毎に行う様に制御することによっ
て、従来の方法では得ることのできなかった高速の出力
データ信号を得ることのできるものである。

ングチャート図。第５図は本発明のメモリ制御回路の動
作を示すタイミングチャート図。

７、８　・　・ ｌ　１　・　・　・　・ ｌ　２、　ｌ　３　・ １４　・　・　・　・ ・読みだし／書き込みメモリ ・データバス ・書き込み制御信号 ・読み出し制御信号 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）

【図面の簡単な説明】

第１図は本発明のメモリ制御回路のブロック図。

Claims (1)

【特許請求の範囲】
1. 信号を入力するデータ入力回路と、前記データ入力回路
   から入力されたデータを記憶する読み出し／書き込みメ
   モリと、前記読み出し／書き込みメモリから書き込みタ
   イミングとは非同期タイミングでデータを読み出し信号
   を出力するデータ出力回路と、前記読み出し／書き込み
   メモリの書き込みと読み出しを制御する読み出し／書き
   込み制御回路を有し、入力した信号のフォーマットを変
   換して出力するインターフェイス装置において、前記読
   み出し／書き込みメモリのデータバスをｍ×ｎビット（
   ｍ、ｎは自然数）で構成し、データの書き込みはｎビッ
   ト毎に行い、データの読み出しはｍ×ｎビット毎に行う
   様に制御することを特徴とするメモリ制御回路。