JPH0287649A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0287649A JPH0287649A JP24141788A JP24141788A JPH0287649A JP H0287649 A JPH0287649 A JP H0287649A JP 24141788 A JP24141788 A JP 24141788A JP 24141788 A JP24141788 A JP 24141788A JP H0287649 A JPH0287649 A JP H0287649A
- Authority
- JP
- Japan
- Prior art keywords
- block
- resistance
- blocks
- integrated circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にビルディング
ブロック方式やゲートアレイ方式等で構成されるアナロ
グブロックのチップレイアウトを容易にする半導体集積
回路装置に関する。
ブロック方式やゲートアレイ方式等で構成されるアナロ
グブロックのチップレイアウトを容易にする半導体集積
回路装置に関する。
従来、ビルディングブロック方式やマスタースライス方
式の半導体集積回路装置において、抵抗ブロック間等の
配線あるいはブロックとチップ周辺のパッドとの間の配
線の長さは設計する装置の品種によって異っている。こ
の品種による相違はそのほとんどが自動配置配線により
設計されるためであり、多くの場合その配線は冗長で不
合理なものであるが、ＴＡＴの短縮化からそれらの人手
による修正は事実上不可能である。
式の半導体集積回路装置において、抵抗ブロック間等の
配線あるいはブロックとチップ周辺のパッドとの間の配
線の長さは設計する装置の品種によって異っている。こ
の品種による相違はそのほとんどが自動配置配線により
設計されるためであり、多くの場合その配線は冗長で不
合理なものであるが、ＴＡＴの短縮化からそれらの人手
による修正は事実上不可能である。
かかるアナログブロックにおいて、チップ周辺のパッド
とブロック端子間に配線抵抗がつくとその影響は無視で
きないものになる。例えば、Ｒストリング型り／Ａコン
バータの基準電圧入力端子とパッドとの間に抵抗が付け
ばオフセットエラーやゲインエラーが増大する。しかし
ながら、品種によってその抵抗が違うため、あらかじめ
その影響を考慮してブロックレイアウトを行うというこ
とは不可能である。
とブロック端子間に配線抵抗がつくとその影響は無視で
きないものになる。例えば、Ｒストリング型り／Ａコン
バータの基準電圧入力端子とパッドとの間に抵抗が付け
ばオフセットエラーやゲインエラーが増大する。しかし
ながら、品種によってその抵抗が違うため、あらかじめ
その影響を考慮してブロックレイアウトを行うというこ
とは不可能である。
上述した従来の半導体集積回路装置においては、パッド
とブロックを結ぶ配線長のばらつきがそのままパッドと
ブロック間の抵抗値のばらつきになり、Ｒストリング方
式のＤ／Ａコンバータや並列比較型Ａ／Ｄコンバータ等
のＲストリングを用いたアナログブロックはその影響を
直接受けるという欠点がある。すなわち、基準電圧入力
端子とパッドとの間に抵抗分があると、その重要な電気
的特性の一つであるゲインエラーやオフセットエラーの
増大を招くからである。
とブロックを結ぶ配線長のばらつきがそのままパッドと
ブロック間の抵抗値のばらつきになり、Ｒストリング方
式のＤ／Ａコンバータや並列比較型Ａ／Ｄコンバータ等
のＲストリングを用いたアナログブロックはその影響を
直接受けるという欠点がある。すなわち、基準電圧入力
端子とパッドとの間に抵抗分があると、その重要な電気
的特性の一つであるゲインエラーやオフセットエラーの
増大を招くからである。
これを解決するため、あらかじめ配線抵抗を考慮してブ
ロック設計を行っても、ある品種においては良い効果が
得られても別な品種では逆効果になる恐れもある。また
、ビルディングブロック方式の半導体集積回路において
は、自動配置配線が通常行われているが、ブロックとパ
ッドとの間の配線長を予測するのは難しく、そのため抵
抗分を考慮した最適なブロックを設計することも困難で
ある。
ロック設計を行っても、ある品種においては良い効果が
得られても別な品種では逆効果になる恐れもある。また
、ビルディングブロック方式の半導体集積回路において
は、自動配置配線が通常行われているが、ブロックとパ
ッドとの間の配線長を予測するのは難しく、そのため抵
抗分を考慮した最適なブロックを設計することも困難で
ある。
本発明の半導体集積回路装置は、複数個の単位抵抗を並
べて形成される抵抗ストリングを用い第一の基準電位端
子と第二の基準電位端子との間から分割電位を取り出す
ビルディングブロック方式あるいはゲートアレイ方式な
どの半導体集積回路装置において、前記抵抗ストリング
を構成している前記第一の基準電位端子に直接接続され
る第一の単位抵抗と前記第二の基準電位端子に直接接続
される第二の単位抵抗とを前記抵抗ストリングのブロッ
クより分離して独立のブロックとし、半導体集積回路の
配置・配線作業の際に前記第一および第二の単位抵抗ブ
ロックの置き換えにより前記第一の基準電位端子と第二
の基準電位端子との間の全抵抗値を調整するように構成
される。
べて形成される抵抗ストリングを用い第一の基準電位端
子と第二の基準電位端子との間から分割電位を取り出す
ビルディングブロック方式あるいはゲートアレイ方式な
どの半導体集積回路装置において、前記抵抗ストリング
を構成している前記第一の基準電位端子に直接接続され
る第一の単位抵抗と前記第二の基準電位端子に直接接続
される第二の単位抵抗とを前記抵抗ストリングのブロッ
クより分離して独立のブロックとし、半導体集積回路の
配置・配線作業の際に前記第一および第二の単位抵抗ブ
ロックの置き換えにより前記第一の基準電位端子と第二
の基準電位端子との間の全抵抗値を調整するように構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するための半導体
集積回路装置の平面図である。
集積回路装置の平面図である。
第１図に示すように、かかる集積回路装置としてのチッ
プ１は各辺に沿ってパッド２が被着されており、その内
部には各種のブロック３，３′が設けられる。このブロ
ック３，３′は、例えば３ビツト構成のＲストリング型
り／Ａコンバータ等の回路ブロックである。また、この
ブロック３゜３′の一角には第一の基準電圧端子５およ
び第二の基準電圧端子５′とブロック３，３′との間に
それぞれ接続される独立した単位抵抗ブロック４が配置
され、第一および第二の基準電圧端子５゜５′とパッド
２との間を配線メタル６により接続している。
プ１は各辺に沿ってパッド２が被着されており、その内
部には各種のブロック３，３′が設けられる。このブロ
ック３，３′は、例えば３ビツト構成のＲストリング型
り／Ａコンバータ等の回路ブロックである。また、この
ブロック３゜３′の一角には第一の基準電圧端子５およ
び第二の基準電圧端子５′とブロック３，３′との間に
それぞれ接続される独立した単位抵抗ブロック４が配置
され、第一および第二の基準電圧端子５゜５′とパッド
２との間を配線メタル６により接続している。
第２図は第１図に示す３ビツトＤ／Ａコンバータのブロ
ックの概略的な回路図である。
ックの概略的な回路図である。
第２図に示すように、かかる３ビツトＤ／Ａコンバ一タ
回路は第一の基準電圧入力端子（ＲＥＦＭ）と第二の基
準電圧入力端子（ＲＥＦＰ）との間に接続される単位抵
抗Ｒ１〜Ｒ８と、（２４−１）個のスイッチを有し３ビ
ツトのディジタル入力端子Ｄ１〜Ｄ３とアナログ入力端
子■○を備えたスイッチ群とからなり、破線で囲まれた
部分の単位抵抗Ｒ１，Ｒ８を独立したブロックとしてレ
イアウトしている。
回路は第一の基準電圧入力端子（ＲＥＦＭ）と第二の基
準電圧入力端子（ＲＥＦＰ）との間に接続される単位抵
抗Ｒ１〜Ｒ８と、（２４−１）個のスイッチを有し３ビ
ツトのディジタル入力端子Ｄ１〜Ｄ３とアナログ入力端
子■○を備えたスイッチ群とからなり、破線で囲まれた
部分の単位抵抗Ｒ１，Ｒ８を独立したブロックとしてレ
イアウトしている。
第３図は第２図に示すコンバータブロックの平面図であ
る。
る。
第３図に示すように、抵抗Ｒ１，抵抗Ｒ８としてＤ／Ａ
コンバータブロック３の一角に配置される抵抗ブロック
４は単位抵抗Ｒ２〜Ｒ７の抵抗値よりわずかに小さい抵
抗値の異なるさまざまなタイプの抵抗ブロックと置き換
えが可能になっている。
コンバータブロック３の一角に配置される抵抗ブロック
４は単位抵抗Ｒ２〜Ｒ７の抵抗値よりわずかに小さい抵
抗値の異なるさまざまなタイプの抵抗ブロックと置き換
えが可能になっている。
第４図はかかる第３図における各種抵抗ブロックの平面
図である。
図である。
第４図に示すように、ＡタイプルＣタイプで表わされた
抵抗ブロック４のブロック入出力端子５間の距離を調整
することにより抵抗値をＡ＞ Ｂ＞Ｃのように設定する
ことができ、前述の選択を可能にしている。
抵抗ブロック４のブロック入出力端子５間の距離を調整
することにより抵抗値をＡ＞ Ｂ＞Ｃのように設定する
ことができ、前述の選択を可能にしている。
ここで、前述した第１図に示すチップ１に戻ると、ブロ
ック３′においては、端子５とパッド２との間の配線６
の長さがかなり長くなっている。
ック３′においては、端子５とパッド２との間の配線６
の長さがかなり長くなっている。
そのため、相当の抵抗分が基準電圧入力端子５とパッド
２との間に発生し、ゲインエラーの増大になる。そこで
、その抵抗分を考慮して抵抗値の小さい第４図で説明し
たＣタイプの抵抗ブロック４をそこに配置している。ま
た、端子５′とパッド２との間の配線６の長さは比較的
短くなっているので抵抗値の大きいＡタイプの抵抗ブロ
ック４を配置している。一方、ブロック３においては、
基準電圧入力端子５，５′とパッド２との間の配線長は
比較的短くなっているので、共にＡタイプの抵抗ブロッ
ク４を配置している。
２との間に発生し、ゲインエラーの増大になる。そこで
、その抵抗分を考慮して抵抗値の小さい第４図で説明し
たＣタイプの抵抗ブロック４をそこに配置している。ま
た、端子５′とパッド２との間の配線６の長さは比較的
短くなっているので抵抗値の大きいＡタイプの抵抗ブロ
ック４を配置している。一方、ブロック３においては、
基準電圧入力端子５，５′とパッド２との間の配線長は
比較的短くなっているので、共にＡタイプの抵抗ブロッ
ク４を配置している。
第５図は本発明の第二の実施例を説明するための半導体
集積回路装置の平面図である。
集積回路装置の平面図である。
第５図に示すように、かかる集積回路装置としてのチッ
プ１は周囲にパッド２を有し、内部に３ビット並列比較
型Ａ／Ｄコンバータブロック７゜７′が設けられている
。前述した第一の実施例と同様に、ブロック７′におい
て、端子５′とパッド２との間の距離は比較的短いので
Ａタイプの抵抗ブロック４を用い、端子５とパッド２と
の間の配線の長さは比較的長くなっているのでＢタイプ
の抵抗ブロック４をそれぞれ配置している。
プ１は周囲にパッド２を有し、内部に３ビット並列比較
型Ａ／Ｄコンバータブロック７゜７′が設けられている
。前述した第一の実施例と同様に、ブロック７′におい
て、端子５′とパッド２との間の距離は比較的短いので
Ａタイプの抵抗ブロック４を用い、端子５とパッド２と
の間の配線の長さは比較的長くなっているのでＢタイプ
の抵抗ブロック４をそれぞれ配置している。
方、ブロック７においては、端子５′と基準電圧発生回
路ブロック８との間の配線長はやや長く、端子５とブロ
ック８との間の配線長はさらに長くなっているので、そ
れぞれＢタイプおよびＣタイプの抵抗ブロック４が配置
される６ 第６図は第５図に示す３ビツトの並列比較型Ａ／Ｄコン
バータの概略回路図である。
路ブロック８との間の配線長はやや長く、端子５とブロ
ック８との間の配線長はさらに長くなっているので、そ
れぞれＢタイプおよびＣタイプの抵抗ブロック４が配置
される６ 第６図は第５図に示す３ビツトの並列比較型Ａ／Ｄコン
バータの概略回路図である。
第６図に示すように、かかるＡ／Ｄコンバータは基準電
圧ＲＥＦＭ、ＲＥＦＰ間に接続される単位抵抗Ｒ１〜Ｒ
９と、アナログ入力端子ＶＨ□およびディジタル出力端
子Ｄｏ〜Ｄ２を備えな（２’−１＞個の比較器およびデ
コーダとがらなり、点線で囲まれた単位抵抗Ｒ１，Ｒ９
を別ブロックとして切り離してレイアウトされる。
圧ＲＥＦＭ、ＲＥＦＰ間に接続される単位抵抗Ｒ１〜Ｒ
９と、アナログ入力端子ＶＨ□およびディジタル出力端
子Ｄｏ〜Ｄ２を備えな（２’−１＞個の比較器およびデ
コーダとがらなり、点線で囲まれた単位抵抗Ｒ１，Ｒ９
を別ブロックとして切り離してレイアウトされる。
第７図は第６図に示すＡ／Ｄコンバータブロックの平面
図である。
図である。
第７図に示すように、切り離された別ブロックの抵抗Ｒ
１，Ｒ９をまとめ、全体をレイアウトしている。すなわ
ち、抵抗ブロック４は第４図に示されているようなＲ２
−Ｒ８の抵抗値よりわずかに小さい抵抗値の異なる様々
なタイプの抵抗ブロックと置き換えが可能になっている
。
１，Ｒ９をまとめ、全体をレイアウトしている。すなわ
ち、抵抗ブロック４は第４図に示されているようなＲ２
−Ｒ８の抵抗値よりわずかに小さい抵抗値の異なる様々
なタイプの抵抗ブロックと置き換えが可能になっている
。
以上説明したように、本発明の半導体集積回路装置はビ
ルディングブロック方式等の半導体集積回路において、
Ｒストリング型り／Ａコンバータならびに並列比較型Ａ
／Ｄコンバータ等のＲストリングを用いたアナログブロ
ックの基準電圧入力端子を一方の端子とする単位抵抗を
別なブロックとして切り離し、自動配置配線後の配線デ
ータをフィードバックして最適な抵抗値を有する抵抗ブ
ロックをそこに当てはめる。これにより、自動配置配線
によるどのようなチップレイアウトにおいても、ゲイン
エラーやオフセットエラーの極めて少ないＲストリング
型り／Ａコンバータや並列比較型Ａ／Ｄコンバータ等の
アナログブロックを実現でき、最適な電気的特性が得ら
れる設計を可能にするという効果がある６
ルディングブロック方式等の半導体集積回路において、
Ｒストリング型り／Ａコンバータならびに並列比較型Ａ
／Ｄコンバータ等のＲストリングを用いたアナログブロ
ックの基準電圧入力端子を一方の端子とする単位抵抗を
別なブロックとして切り離し、自動配置配線後の配線デ
ータをフィードバックして最適な抵抗値を有する抵抗ブ
ロックをそこに当てはめる。これにより、自動配置配線
によるどのようなチップレイアウトにおいても、ゲイン
エラーやオフセットエラーの極めて少ないＲストリング
型り／Ａコンバータや並列比較型Ａ／Ｄコンバータ等の
アナログブロックを実現でき、最適な電気的特性が得ら
れる設計を可能にするという効果がある６
第１図は本発明の第一の実施例を説明するための半導体
集積回路装置（チップ）の平面図、第２図は第１図に示
す３ビツトＲストリング型Ｄ／Ａコンバータブロツクの
概略的な回路図、第３図は第２図に示すコンバータのブ
ロックの平面図、第４図は第３図における各種抵抗ブロ
ックの平面図、第５図は本発明の第二の実施例を説明す
るための半導体集積回路装置の平面図、第６図は第５図
に示す３ビット並列比較型Ａ／Ｄコンバータの概略的な
回路図、第７図は第６図に示すＡ／Ｄコンバータブロッ
クの平面図である。 １・・・チップ、２・・・パッド、３，３′・・・ブロ
ック（３ｂｉｔ Ｒストリング型 Ｄ／Ａコンバータ
）、４・・・抵抗ブロック、５．５′・・・ブロック端
子、６・・・配線メタル、７，７′・・・ブロック（３
ｂｉｔ 並列比較型 Ａ／Ｄコンバータ）、８・・・
基準電圧発生回路ブロック。 カ 霞 Ａフイ７゛ Ｂ９４ノ。 ｔ４図 Ｃタイフ′
集積回路装置（チップ）の平面図、第２図は第１図に示
す３ビツトＲストリング型Ｄ／Ａコンバータブロツクの
概略的な回路図、第３図は第２図に示すコンバータのブ
ロックの平面図、第４図は第３図における各種抵抗ブロ
ックの平面図、第５図は本発明の第二の実施例を説明す
るための半導体集積回路装置の平面図、第６図は第５図
に示す３ビット並列比較型Ａ／Ｄコンバータの概略的な
回路図、第７図は第６図に示すＡ／Ｄコンバータブロッ
クの平面図である。 １・・・チップ、２・・・パッド、３，３′・・・ブロ
ック（３ｂｉｔ Ｒストリング型 Ｄ／Ａコンバータ
）、４・・・抵抗ブロック、５．５′・・・ブロック端
子、６・・・配線メタル、７，７′・・・ブロック（３
ｂｉｔ 並列比較型 Ａ／Ｄコンバータ）、８・・・
基準電圧発生回路ブロック。 カ 霞 Ａフイ７゛ Ｂ９４ノ。 ｔ４図 Ｃタイフ′
Claims (1)
- 複数個の単位抵抗を並べて形成される抵抗ストリングを
用い第一の基準電位端子と第二の基準電位端子との間か
ら分割電位を取り出すビルディングブロック方式あるい
はゲートアレイ方式などの半導体集積回路装置において
、前記抵抗ストリングを構成している前記第一の基準電
位端子に直接接続される第一の単位抵抗と前記第二の基
準電位端子に直接接続される第二の単位抵抗とを前記抵
抗ストリングのブロックより分離して独立のブロックと
し、半導体集積回路の配置・配線作業の際に前記第一お
よび第二の単位抵抗ブロックの置き換えにより前記第一
の基準電位端子と第二の基準電位端子との間の全抵抗値
を調整することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24141788A JPH0287649A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24141788A JPH0287649A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287649A true JPH0287649A (ja) | 1990-03-28 |
Family
ID=17073984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24141788A Pending JPH0287649A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1988
- 1988-09-26 JP JP24141788A patent/JPH0287649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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