JPH028442Y2 - - Google Patents
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- JPH028442Y2 JPH028442Y2 JP1981103601U JP10360181U JPH028442Y2 JP H028442 Y2 JPH028442 Y2 JP H028442Y2 JP 1981103601 U JP1981103601 U JP 1981103601U JP 10360181 U JP10360181 U JP 10360181U JP H028442 Y2 JPH028442 Y2 JP H028442Y2
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Description
【考案の詳細な説明】
本考案は例えば伝送途中で波形の鈍つたパルス
信号の波形整形をするのに使用される波形整形回
路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a waveform shaping circuit used, for example, to shape the waveform of a pulse signal whose waveform has become blunt during transmission.
高レベル“１”及び低レベル“０”の繰り返し
でなるパルス信号を伝送した場合、伝送特性等が
起因し、その波形は通常鈍つてしまうのが普通で
ある。しかし、この様に波形の鈍つた状態では、
その後の信号処理に際して不便であることから、
この様なパルス信号は一旦波形整形回路を介され
て波形整形されるのが一般的である。 When transmitting a pulse signal consisting of repeating high level "1" and low level "0", the waveform usually becomes dull due to transmission characteristics and the like. However, in this state where the waveform is dull,
Because it is inconvenient for subsequent signal processing,
Generally, such a pulse signal is once passed through a waveform shaping circuit to be waveform-shaped.
この波形整形回路としては、そのパルス信号の
高レベル“１”と低レベル“０”との中間に基準
値Erefを設定しておき、この基準値Erefとパルス
信号のレベルとを比較することで波形整形するも
のが多い。しかし、この様な波形整形回路は、そ
のパルス信号がドリフト等によりその基準レベル
が変化した場合には誤動作する欠点がある。例え
ば、伝送前のパルス信号は第１図Ａに示す如き信
号であつたが、伝送途中においてドリフト等で基
準レベルが変化し第１図Ｂに示す如く変化した場
合、基準値Erefが第１図Ｂの破線で示す様に設定
されているとき、出力パルス信号は第１図Ｃに示
す如くなり、伝送前のパルス信号とは全く異なつ
たものとなつてしまうのである。 This waveform shaping circuit sets a reference value Eref between the high level "1" and low level "0" of the pulse signal, and compares this reference value Eref with the level of the pulse signal. Many use waveform shaping. However, such a waveform shaping circuit has the disadvantage that it malfunctions if the reference level of the pulse signal changes due to drift or the like. For example, if the pulse signal before transmission is as shown in Figure 1A, but the reference level changes due to drift etc. during transmission and changes as shown in Figure 1B, then the reference value Eref changes as shown in Figure 1B. When the settings are as shown by the broken line B, the output pulse signal becomes as shown in FIG. 1C, which is completely different from the pulse signal before transmission.
また、波形整形回路としては、高レベル“１”
となるとき、即ち立上り時及び低レベル“０”と
なるとき、即ち立下り時を検出し、この検出出力
によりフリツプフロツプを駆動するものも考えら
れる。しかし、この様な波形整形回路において
は、上述した様なドリフト等による基準レベルの
変化に対しては誤動作することがないが、例え
ば、上述したパルス信号の波形が鈍つている場
合、即ち立上り及び立下りのスピードが遅い場合
には使用できないし、このデジタル信号に伝送途
中でパルス状ノイズが生じていた場合には出力さ
れるパルス信号の高レベル“１”と低レベル
“０”とのモードが反転してしまう懼れがある。 In addition, as a waveform shaping circuit, a high level “1”
It is also conceivable to detect when the signal becomes , that is, when the signal rises, and when the signal becomes a low level "0", that is, when the signal falls, and drive a flip-flop using the detected output. However, although such a waveform shaping circuit does not malfunction due to changes in the reference level due to the above-mentioned drift, for example, when the waveform of the above-mentioned pulse signal is dull, that is, when the rise and If the falling speed is slow, it cannot be used, and if pulse-like noise occurs in the digital signal during transmission, the output pulse signal has a high level "1" and a low level "0" mode. There is a fear that the situation will reverse.
本考案は斯る点に鑑み、波形整形されるパルス
信号にドリフト等による基準レベルの変化があつ
た場合、パルス状ノイズが生じていた場合等にお
いても正確に波形整形を行なうことができる波形
整形回路を提案せんとするものである。 In view of this, the present invention provides a waveform shaping method that allows accurate waveform shaping even when there is a change in the reference level due to drift etc. in the pulse signal to be waveform shaped, or when there is pulse noise. The purpose is to propose a circuit.
以下第２図を参照しながら本考案による波形整
形回路の一実施例について説明しよう。 An embodiment of the waveform shaping circuit according to the present invention will be described below with reference to FIG.
この第２図において、１は波形整形されるパル
ス信号が入力される入力端子である。この入力端
子１はピーク検波回路２を構成するNPN型トラ
ンジスタ２ａのベースに接続される。このトラン
ジスタ２ａのコレクタは正の直流電圧＋Vccが供
給される電源端子３に接続され、このトランジス
タ２ａのエミツタは抵抗器２ｂ及びコンデンサ２
ｃの並列回路を介して接地される。そして、この
ピーク検波回路２の出力側、即ちトランジスタ２
ａのエミツタと抵抗器５ｂ及びコンデンサ２ｃと
の接続点は抵抗器４を介してレベル比較回路５を
構成し、トランジスタ２ａとは逆導電型で構成さ
れたトランジスタ５ａのエミツタに接続される。 In FIG. 2, reference numeral 1 denotes an input terminal to which a pulse signal to be waveform-shaped is input. This input terminal 1 is connected to the base of an NPN type transistor 2a constituting a peak detection circuit 2. The collector of this transistor 2a is connected to a power supply terminal 3 to which a positive DC voltage +Vcc is supplied, and the emitter of this transistor 2a is connected to a resistor 2b and a capacitor 2.
It is grounded through a parallel circuit of c. The output side of this peak detection circuit 2, that is, the transistor 2
The connection point between the emitter of transistor a and the resistor 5b and capacitor 2c constitutes a level comparison circuit 5 via a resistor 4, and is connected to the emitter of a transistor 5a having a conductivity type opposite to that of the transistor 2a.
また、このトランジスタ５ａのベースには入力
端子１が抵抗器６を介して接続される。また、こ
のトランジスタ５ａのコレクタは抵抗器５ｂを介
して接地される。そして、このトランジスタ５ａ
のコレクタと抵抗器５ｂとの接続点は抵抗器７を
介して出力用のNPN型トランジスタ８のベース
に接続される。 Furthermore, the input terminal 1 is connected to the base of the transistor 5a via a resistor 6. Further, the collector of this transistor 5a is grounded via a resistor 5b. And this transistor 5a
The connection point between the collector and the resistor 5b is connected via a resistor 7 to the base of an NPN type transistor 8 for output.
また、このトランジスタ８のエミツタは接地さ
れ、そのコレクタは抵抗器９を介して電源端子３
に接続される。そして、このトランジスタ８のコ
レクタと抵抗器９との接続点より出力端子１０が
導出される。 Further, the emitter of this transistor 8 is grounded, and its collector is connected to the power supply terminal 3 through a resistor 9.
connected to. An output terminal 10 is led out from the connection point between the collector of the transistor 8 and the resistor 9.
ここで、入力端子１に、第３図Ａに示す如き低
レベル“０”例えばVL＋ΔVt及び高レベル“１”
例えばVH＋ΔVtの繰り返しで成るパルス信号Pin
が入力された場合を考えてみよう。ここでΔVtは
ドリフト等による基準レベルの変化分を示す。
尚、この入力パルス信号Pinの高レベル“１”
（VH＋ΔVt）よりVBE（トランジスタ２ａのベース
−エミツタ間電圧）を引いたものと低レベル
“０”（VL＋ΔVt）との差、即ち電圧VH−VBE−
VLは、抵抗器４→トランジスタ５ａのエミツタ
−ベース→抵抗器６の直列回路にこの電圧VH−
VBE−VLを印加したとき、トランジスタ５ａがオ
ンとなるに充分な値であることを可とする。 Here, the input terminal 1 has a low level "0" such as V L +ΔVt and a high level "1" as shown in FIG. 3A.
For example, a pulse signal Pin consisting of repetitions of V H + ΔVt
Let's consider the case where is input. Here, ΔVt indicates a change in the reference level due to drift or the like.
Note that the high level of this input pulse signal Pin is “1”
(V H +ΔVt) minus V BE (base-emitter voltage of transistor 2a) and the low level “0” (V L +ΔVt), that is, the voltage V H −V BE −
V L is this voltage V H − in the series circuit of resistor 4 → emitter base of transistor 5a → resistor 6
When V BE -V L is applied, it is allowed to have a value sufficient to turn on the transistor 5a.
ピーク検波回路２に、この第３図Ａに示す如き
入力パルス信号Pinが供給されると、このピーク
検波回路２の出力側、即ち、トランジスタ２ａの
エミツタと抵抗器２ｂ及びコンデンサ２ｃとの接
続点には第３図Ｂに示す如き信号が得られる。つ
まり、略VH＋ΔVt−VBEの電圧が得られる。この
第３図Ｂに示す如き信号は基準電圧Vrefとして
レベル比較回路５に供給される。即ち、抵抗器４
を介してトランジスタ５ａのエミツタに印加され
る。 When the input pulse signal Pin as shown in FIG. 3A is supplied to the peak detection circuit 2, the output side of the peak detection circuit 2, that is, the connection point between the emitter of the transistor 2a, the resistor 2b, and the capacitor 2c. A signal as shown in FIG. 3B is obtained. In other words, a voltage of approximately V H +ΔVt−V BE is obtained. This signal as shown in FIG. 3B is supplied to the level comparator circuit 5 as a reference voltage Vref. That is, resistor 4
is applied to the emitter of transistor 5a through.
このトランジスタ５ａのベースには第３図Ａに
示す如き入力パルス信号Pinが抵抗器６を介して
印加される。この場合、この入力パルス信号Pin
が低レベル“０”（VL＋ΔVt）のときは、抵抗器
４→トランジスタ５ａのエミツタ−ベース→抵抗
器６の直列回路には電圧VH−VBE−VLが印加され
るので、トランジスタ５ａはオンとなる。また、
入力パルス信号Pinが高レベル“１”（VH＋ΔVt）
のときは、抵抗器４→トランジスタ５ａのエミツ
タ−ベース→抵抗器６の直列回路には電圧−VBE
（＝VH＋ΔVt−VBE−VH−ΔVt）が印加されるの
で、トランジスタ５ａはオフとなる。したがつ
て、第３図Ａに示す如き入力パルス信号Pinが入
力されたとき、トランジスタ５ａと抵抗器５ｂと
の接続点には第３図Ｃに示す如きパルス信号
P′outが得られる。そして、このパルス信号P′out
が抵抗器７を介してトランジスタ８のベースに印
加される。結局、出力端子１０よりは第３図Ｄに
示す如きパルス信号Poutが出力される。 An input pulse signal Pin as shown in FIG. 3A is applied to the base of this transistor 5a via a resistor 6. In this case, this input pulse signal Pin
When is at a low level "0" (V L + ΔVt), voltage V H -V BE -V L is applied to the series circuit of resistor 4 → emitter base of transistor 5a → resistor 6, so that the transistor 5a is turned on. Also,
Input pulse signal Pin is high level “1” (V H +ΔVt)
When , the voltage -V BE is applied to the series circuit of resistor 4 → emitter base of transistor 5a → resistor 6.
(=V H +ΔVt−V BE −V H −ΔVt) is applied, so the transistor 5a is turned off. Therefore, when an input pulse signal Pin as shown in FIG. 3A is input, a pulse signal as shown in FIG. 3C is generated at the connection point between the transistor 5a and the resistor 5b.
P′out is obtained. And this pulse signal P′out
is applied to the base of transistor 8 via resistor 7. Eventually, a pulse signal Pout as shown in FIG. 3D is output from the output terminal 10.
尚、この例の場合、入力パルス信号Pinにパル
ス状ノイズがあつたとしても、出力パルス信号
Poutの高レベル“１”及び低レベル“０”のモ
ードが反転するということはない。 In this example, even if there is pulse-like noise on the input pulse signal Pin, the output pulse signal
The high level "1" and low level "0" modes of Pout are never reversed.
以上述べた如く、斯る本考案による波形整形回
路は、上述した様にドリフト等による基準レベル
の変化（ΔVt）があつた場合でも、入力パルス信
号Pinの低レベル“０”（VL＋ΔVt）及び高レベ
ル“１”（VH＋ΔVt）のとき、トランジスタ５ａ
のベース−エミツタ間に印加される電圧は夫々略
一定となり、このトランジスタ５ａを確実にオ
ン・オフさせる。したがつて、誤動作することな
く正確な波形整形を行なうことができる。しか
も、パルス状ノイズが生じていた場合でもモード
反転等の誤動作をすることがない。 As described above, the waveform shaping circuit according to the present invention can maintain the low level "0" (V L + ΔVt) of the input pulse signal Pin even when the reference level changes (ΔVt) due to drift etc. as described above. and when the high level is “1” (V H +ΔVt), the transistor 5a
The voltages applied between the base and emitter of each of the transistors 5a and 5a are substantially constant, thereby reliably turning on and off the transistor 5a. Therefore, accurate waveform shaping can be performed without malfunction. Furthermore, even if pulse-like noise occurs, malfunctions such as mode inversion will not occur.
第１図は従来の波形整形回路の説明に供する線
図、第２図は本考案による波形整形回路の一実施
例を示す接続図、第３図は第２図例の説明に供す
る線図である。
１は入力端子、２はピーク検波回路、５はレベ
ル比較回路、１０は出力端子である。
Fig. 1 is a diagram for explaining a conventional waveform shaping circuit, Fig. 2 is a connection diagram showing an embodiment of the waveform shaping circuit according to the present invention, and Fig. 3 is a diagram for explaining the example in Fig. 2. be. 1 is an input terminal, 2 is a peak detection circuit, 5 is a level comparison circuit, and 10 is an output terminal.
Claims (1)
ピーク検波用の第１のトランジスタのベースに供
給し、上記入力信号を上記第１のトランジスタと
は逆導電型で構成されたレベル比較用の第２のト
ランジスタのベースに供給し、上記第１のトラン
ジスタのエミツタ出力を上記第２のトランジスタ
のエミツタに基準電圧として供給し、上記第２の
トランジスタのコレクタより出力信号を得るよう
にした波形整形回路。 The input signal is supplied to the base of a first transistor for peak detection whose emitter is connected to a capacitor, and the input signal is supplied to the base of a second transistor for level comparison which is of a conductivity type opposite to that of the first transistor. The waveform shaping circuit is configured to supply a reference voltage to the base of the first transistor, supply the emitter output of the first transistor as a reference voltage to the emitter of the second transistor, and obtain an output signal from the collector of the second transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360181U JPS5811332U (en) | 1981-07-13 | 1981-07-13 | Waveform shaping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360181U JPS5811332U (en) | 1981-07-13 | 1981-07-13 | Waveform shaping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5811332U JPS5811332U (en) | 1983-01-25 |
| JPH028442Y2 true JPH028442Y2 (en) | 1990-02-28 |
Family
ID=29898210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10360181U Granted JPS5811332U (en) | 1981-07-13 | 1981-07-13 | Waveform shaping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5811332U (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125054A (en) * | 1974-08-26 | 1976-03-01 | Nippon Steel Corp | SHINGOHAKEIHIZUMI HOSEIKAIRO |
-
1981
- 1981-07-13 JP JP10360181U patent/JPS5811332U/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125054A (en) * | 1974-08-26 | 1976-03-01 | Nippon Steel Corp | SHINGOHAKEIHIZUMI HOSEIKAIRO |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5811332U (en) | 1983-01-25 |
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