JPH0281259A - 障害情報フリーズ方式 - Google Patents
障害情報フリーズ方式Info
- Publication number
- JPH0281259A JPH0281259A JP63232435A JP23243588A JPH0281259A JP H0281259 A JPH0281259 A JP H0281259A JP 63232435 A JP63232435 A JP 63232435A JP 23243588 A JP23243588 A JP 23243588A JP H0281259 A JPH0281259 A JP H0281259A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- stop signal
- processors
- fault
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008014 freezing Effects 0.000 title description 2
- 238000007710 freezing Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムのデバッグデータ
収集に係シ、異常動作によりプロセッサが停止した場合
の障害情報フリーズ方式に関するものである。
収集に係シ、異常動作によりプロセッサが停止した場合
の障害情報フリーズ方式に関するものである。
日本↑11信v1話公社編集「D10形自動交換機(I
[)ソフトウェア」(昭和56年4月1日発行)のP5
22(TM情情報−プ)にあるように、従来システムで
は障害が発生した場合、耀害原因の探索を行なうため、
システムを初期設定する前に被障害発生プロセッサのメ
インメモリ情報をファイルメモリへ退透させて障害原因
の探索を行なう方式が一般的な技術であった。
[)ソフトウェア」(昭和56年4月1日発行)のP5
22(TM情情報−プ)にあるように、従来システムで
は障害が発生した場合、耀害原因の探索を行なうため、
システムを初期設定する前に被障害発生プロセッサのメ
インメモリ情報をファイルメモリへ退透させて障害原因
の探索を行なう方式が一般的な技術であった。
上記のように、従来技術では障害が発生したプロセッサ
の障害情報をフリーズして、障害原因を探索した場合、
障害発生プロセッサのプログラムバグ等で障害になった
場合の障害原因は探索可1泪である。しかし、マルチプ
ロセッサシステムにおいては、プロセッサ間通信により
送信元のプロセッサで矛盾したデータを送信してその結
果受信プロセッサで障害が発生した場合、障害発生プロ
セッサの障害情報の探索では障害原因の解析は困難であ
りた。
の障害情報をフリーズして、障害原因を探索した場合、
障害発生プロセッサのプログラムバグ等で障害になった
場合の障害原因は探索可1泪である。しかし、マルチプ
ロセッサシステムにおいては、プロセッサ間通信により
送信元のプロセッサで矛盾したデータを送信してその結
果受信プロセッサで障害が発生した場合、障害発生プロ
セッサの障害情報の探索では障害原因の解析は困難であ
りた。
本発明によれば、プロセッサ間通信で発信元プロセッサ
が原因で受信プロセッサが障害となった場合でも、障害
を検出した時点の発信プロセッサ側情報もフリーズされ
るため、システム障害の原因探索を可能とすることがで
きる。
が原因で受信プロセッサが障害となった場合でも、障害
を検出した時点の発信プロセッサ側情報もフリーズされ
るため、システム障害の原因探索を可能とすることがで
きる。
上記目的は、マルチプロセッサを構成する各プロセッサ
装置に障害によるプロセッサ停止時に他の全プロセッサ
へプロセッサ停止信号を送出する手段とプロセッサ停止
信号を受信時に自プロセッサを停止する手段とを設ける
ことにより達成される。
装置に障害によるプロセッサ停止時に他の全プロセッサ
へプロセッサ停止信号を送出する手段とプロセッサ停止
信号を受信時に自プロセッサを停止する手段とを設ける
ことにより達成される。
各プロセッサ装置に設けられた、プロセッサ停止信号を
送信する手段と、その信号を受信時に自プロセッサを停
止させる手段によって、プロセッサが停止した場合、各
々のプロセッサ装置は障害により停止したプロセッサよ
ルプロセッサ停止信号を発信するので1つの障害発生と
同時国全プロセッサが停止することになるので、マルチ
プロセッサシステム全体の障害発生時点の情報を7リー
ズすることが可能となる。
送信する手段と、その信号を受信時に自プロセッサを停
止させる手段によって、プロセッサが停止した場合、各
々のプロセッサ装置は障害により停止したプロセッサよ
ルプロセッサ停止信号を発信するので1つの障害発生と
同時国全プロセッサが停止することになるので、マルチ
プロセッサシステム全体の障害発生時点の情報を7リー
ズすることが可能となる。
以下、本発明の一実施例を第1図、第2図により説明す
る。第1図はマルチプロセッサシステムの構成図、第2
図はデータフォーマットを示す図で、1,2はプロセッ
サ装置、101,201はプロセッサ装置内のCPU、
102.202はプロセッサ停止信号発信装置、105
1203はプロセッサ停止信号受信装置、104,20
4はメインメモリ、3はパス、4はプロセッサ停止信号
、5は受信先プロセッサに対する動作指示をする情報部
。
る。第1図はマルチプロセッサシステムの構成図、第2
図はデータフォーマットを示す図で、1,2はプロセッ
サ装置、101,201はプロセッサ装置内のCPU、
102.202はプロセッサ停止信号発信装置、105
1203はプロセッサ停止信号受信装置、104,20
4はメインメモリ、3はパス、4はプロセッサ停止信号
、5は受信先プロセッサに対する動作指示をする情報部
。
6は送信先プロセッサアドレス情報、7は発信元プロセ
ッサアドレス情報である。
ッサアドレス情報である。
プロセッサ装置1.2間でパス5を介してプロセッサ通
信を行なっている際プロセッサ装置2よ)矛盾したデー
タをプロセッサ装置1に送信して、受信したデータによ
りプロセッサ装置1が障害トな、CCPU1101が停
止した場合、プロセッサ停止信号発信装置1102が検
出すると、プロセッサ停止信号発信装置1102からプ
ロセッサ装置1.2にあらかじめ決められた各々のプロ
セッサアドレスの発信元プロセッサアドレス7と送信先
プロセッサアドレス6には全プロセッサ指定とするアド
レスと情報部5にはプロセッサ停止の動作指示から成る
プロセッサ停止信号4を全プロセッサへパス3を介して
送信する。
信を行なっている際プロセッサ装置2よ)矛盾したデー
タをプロセッサ装置1に送信して、受信したデータによ
りプロセッサ装置1が障害トな、CCPU1101が停
止した場合、プロセッサ停止信号発信装置1102が検
出すると、プロセッサ停止信号発信装置1102からプ
ロセッサ装置1.2にあらかじめ決められた各々のプロ
セッサアドレスの発信元プロセッサアドレス7と送信先
プロセッサアドレス6には全プロセッサ指定とするアド
レスと情報部5にはプロセッサ停止の動作指示から成る
プロセッサ停止信号4を全プロセッサへパス3を介して
送信する。
プロセッサ装置2のプロセッサ停止信号受信装[122
03では、プロセッサ停止信号4を受信すると信号を分
析し、発信元プロセッサアドレス7が自プロセッサアド
レス以外でかつ送信先プロセッサアドレス6が全プロセ
ッサ指定である場合、情報部5に従いCPU2201に
対してプロセッサ停止の指示を行なう。
03では、プロセッサ停止信号4を受信すると信号を分
析し、発信元プロセッサアドレス7が自プロセッサアド
レス以外でかつ送信先プロセッサアドレス6が全プロセ
ッサ指定である場合、情報部5に従いCPU2201に
対してプロセッサ停止の指示を行なう。
本実施例によれば、プロセッサ装置1が障害によ)プロ
セッサ停止と同時に他の全プロセッサ装置1.2内のメ
インメモリ1.2の情報がフリーズすることができる。
セッサ停止と同時に他の全プロセッサ装置1.2内のメ
インメモリ1.2の情報がフリーズすることができる。
本発明によれば、障害発生プロセッサが停止すると同時
に他の全プロセッサが停止することができるため、従来
の他のプロセッサが原因で自プロセッサ障害になる場合
には障害発生プロセッサの情報をフリーズする方式に比
べ全プロセッサの情報がフリーズされるため障害原因探
索が容易となる効果がある。
に他の全プロセッサが停止することができるため、従来
の他のプロセッサが原因で自プロセッサ障害になる場合
には障害発生プロセッサの情報をフリーズする方式に比
べ全プロセッサの情報がフリーズされるため障害原因探
索が容易となる効果がある。
第1図は本発明の一実施例のマルチプロセッサシステム
の構成図、第2図はデータのフォーマット図である。 符号の説明 1.2・・・プロセッサ装置、 3・・・パス、 101.201・・・CPLll 102.202・・・プロセッサ停止信号発信装置、1
05.203・・・プロセッサ停止信号受信装置、10
4.204・・・メインメモリ、 4・・・プロセッサ停止信号、 5・・・情報部、 6・・・送信先プロセッサアドレス、 7・・・発信元プロセッサアドレス。 第 1゛ グロ七ツ1較11 ?−2°Otシワ士12 b 工にイ言兄ブl1lt−+lプアドLス104、
−・メインメモ、リ 1 /DI・ ブOセtプ停土イ言号夕iま倦装置1/ρ5
−y”rコt7“プ′停止イま号つ廿f言5A1L12
04r・メ→ンメモIノ2 第 2図
の構成図、第2図はデータのフォーマット図である。 符号の説明 1.2・・・プロセッサ装置、 3・・・パス、 101.201・・・CPLll 102.202・・・プロセッサ停止信号発信装置、1
05.203・・・プロセッサ停止信号受信装置、10
4.204・・・メインメモリ、 4・・・プロセッサ停止信号、 5・・・情報部、 6・・・送信先プロセッサアドレス、 7・・・発信元プロセッサアドレス。 第 1゛ グロ七ツ1較11 ?−2°Otシワ士12 b 工にイ言兄ブl1lt−+lプアドLス104、
−・メインメモ、リ 1 /DI・ ブOセtプ停土イ言号夕iま倦装置1/ρ5
−y”rコt7“プ′停止イま号つ廿f言5A1L12
04r・メ→ンメモIノ2 第 2図
Claims (1)
- 1、複数のプロセッサ装置と各プロセッサ装置を接続す
るパスにより構成される、マルチプロセッサシステムに
おいて、各々のプロセッサが障害により停止した場合に
、他プロセッサに対し、プロセッサ停止信号を送出する
手段と、他プロセッサからのプロセッサ停止信号を受信
時に自プロセッサを停止する手段とを付加せしめて、マ
ルチプロセッサシステムを構成するいずれかのプロセッ
サが障害により停止した場合に全プロセッサを同時に停
止しすることを特徴とする障害情報フリーズ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63232435A JPH0281259A (ja) | 1988-09-19 | 1988-09-19 | 障害情報フリーズ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63232435A JPH0281259A (ja) | 1988-09-19 | 1988-09-19 | 障害情報フリーズ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0281259A true JPH0281259A (ja) | 1990-03-22 |
Family
ID=16939218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63232435A Pending JPH0281259A (ja) | 1988-09-19 | 1988-09-19 | 障害情報フリーズ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0281259A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007216761A (ja) * | 2006-02-15 | 2007-08-30 | Mazda Motor Corp | 自動車の前部構造 |
JP2010018117A (ja) * | 2008-07-09 | 2010-01-28 | Kanto Auto Works Ltd | ラジエータサポートカバー |
US10137939B2 (en) | 2014-02-28 | 2018-11-27 | Daimler Ag | Fastening arrangement of a radiator trim and a bumper on a front-end carrier of a motor vehicle |
-
1988
- 1988-09-19 JP JP63232435A patent/JPH0281259A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007216761A (ja) * | 2006-02-15 | 2007-08-30 | Mazda Motor Corp | 自動車の前部構造 |
JP2010018117A (ja) * | 2008-07-09 | 2010-01-28 | Kanto Auto Works Ltd | ラジエータサポートカバー |
US10137939B2 (en) | 2014-02-28 | 2018-11-27 | Daimler Ag | Fastening arrangement of a radiator trim and a bumper on a front-end carrier of a motor vehicle |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5440726A (en) | Progressive retry method and apparatus having reusable software modules for software failure recovery in multi-process message-passing applications | |
US5590277A (en) | Progressive retry method and apparatus for software failure recovery in multi-process message-passing applications | |
US4757442A (en) | Re-synchronization system using common memory bus to transfer restart data from non-faulty processor to failed processor | |
JP2500038B2 (ja) | マルチプロセッサ・コンピュ―タ・システム、フォ―ルト・トレラント処理方法及びデ―タ処理システム | |
EP0479230A2 (en) | Recovery method and apparatus for a pipelined processing unit of a multiprocessor system | |
US7577874B2 (en) | Interactive debug system for multiprocessor array | |
US20110173488A1 (en) | Non-volatile memory for checkpoint storage | |
JPS62102342A (ja) | 分散ファイル回復方法 | |
JPH0281259A (ja) | 障害情報フリーズ方式 | |
CN117421144A (zh) | 具有故障检测与恢复功能的双核锁步处理器系统 | |
US20110010584A1 (en) | Diagnosis of and Response to Failure at Reset in a Data Processing System | |
JP2583602B2 (ja) | マルチプロセッサシステムにおけるデバッグ装置 | |
CN117453439A (zh) | 处理器、获取信息的方法、单板及网络设备 | |
JPH06131314A (ja) | 中央処理装置の異常監視装置 | |
JPS6113626B2 (ja) | ||
JP2002229811A (ja) | 論理分割システムの制御方法 | |
WO2008062511A1 (fr) | Système multiprocesseur | |
JPH0218505B2 (ja) | ||
JP2688368B2 (ja) | エラーアドレス収集方式 | |
JPH01106158A (ja) | プロセツサ間のデータ通信制御方式 | |
KR940023092A (ko) | 이중화된 멀티프로세서 시스팀에서의 프로세서간 통신 방법 | |
JPH0448257B2 (ja) | ||
CN114416436A (zh) | 基于SoC芯片面向单粒子翻转效应的可靠性方法 | |
CN115390097A (zh) | 双余度卫星导航接收机、故障检测及处理方法和装置 | |
JPS59163653A (ja) | デバツグ装置 |