JPH0278231A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0278231A JPH0278231A JP22867788A JP22867788A JPH0278231A JP H0278231 A JPH0278231 A JP H0278231A JP 22867788 A JP22867788 A JP 22867788A JP 22867788 A JP22867788 A JP 22867788A JP H0278231 A JPH0278231 A JP H0278231A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- electrode
- gate electrode
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 16
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- 229910005542 GaSb Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 241000837181 Andina Species 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910007709 ZnTe Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信、情報処理、コンピュータなどの分野で用
いられる半導体装置に係り、特に、電気信号の高速変調
、増幅に最適な半導体装置に関する。
いられる半導体装置に係り、特に、電気信号の高速変調
、増幅に最適な半導体装置に関する。
エレクトロニクスレターズ２３巻１９８７年１００８頁
〜１０１０頁（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒ
ｓ。
〜１０１０頁（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒ
ｓ。
Ｖｏｌ、２３ Ｎａ１９ （１９８７）ｐｐ１００８
〜１０１０）に従来装置の概略が示されている。この装
置の断面模式図を第２図に示す、第２図で１１は半絶縁
性ＧａＡｓ基板、１２は Ａ ｎ ｏ、ｚａＧａｏ、７ａＡｓバツフア一層、１３
はＧ ａ Ａ ｓ能動層である。１４はドレイン電極、
１５はゲート電極、１６はソース電極である＊ＧａＡｓ
能動層１３はｎ形でキャリヤ濃度２〜３ Ｘ １０１７
ｃａ＋−’である。
〜１０１０）に従来装置の概略が示されている。この装
置の断面模式図を第２図に示す、第２図で１１は半絶縁
性ＧａＡｓ基板、１２は Ａ ｎ ｏ、ｚａＧａｏ、７ａＡｓバツフア一層、１３
はＧ ａ Ａ ｓ能動層である。１４はドレイン電極、
１５はゲート電極、１６はソース電極である＊ＧａＡｓ
能動層１３はｎ形でキャリヤ濃度２〜３ Ｘ １０１７
ｃａ＋−’である。
上記従来構造の装置においては、ゲート電極とドレイン
電極間に印加する電圧（ドレイン電極の方がゲート電極
よりも高い電位となるように印加する）が増大すると、
ゲート電極からショットキー接合のリーク電流が流れは
じめ、このリーク電流は印加電圧とともに急激に増大し
、ある電圧以上になると装置を破壊に至らしめる。この
臨界電圧をブレイクダウン電圧（または耐圧）と呼ぶ。
電極間に印加する電圧（ドレイン電極の方がゲート電極
よりも高い電位となるように印加する）が増大すると、
ゲート電極からショットキー接合のリーク電流が流れは
じめ、このリーク電流は印加電圧とともに急激に増大し
、ある電圧以上になると装置を破壊に至らしめる。この
臨界電圧をブレイクダウン電圧（または耐圧）と呼ぶ。
ブレイクダウン電圧が高いほど装置の信頼性と安定性が
良い。ブレイクダウン電圧は、ＧａＡｓ能動層のキャリ
ヤ濃度が高くなるとそれに反比例して小さくなる。
良い。ブレイクダウン電圧は、ＧａＡｓ能動層のキャリ
ヤ濃度が高くなるとそれに反比例して小さくなる。
本発明の目的は、従来の装置におけるブレイクダウン電
圧の問題を解決して、耐圧の高い装置を提供することに
ある。
圧の問題を解決して、耐圧の高い装置を提供することに
ある。
上記目的は、能動層の一部でドレイン電極と、ゲート電
極との間に、能動層の導電形とは相異なる導電形の領域
を設けることにより達成される。
極との間に、能動層の導電形とは相異なる導電形の領域
を設けることにより達成される。
（作用〕
第１図は本発明の詳細な説明する図である。第１図（ａ
）は装置主要部の断面模式図、（ｂ）は、能動層中にお
ける電界の強さを示すグラフ、（ｃ）は、ゲートリーク
電流とドレインゲート間電圧との関係を示すグラフであ
る。
）は装置主要部の断面模式図、（ｂ）は、能動層中にお
ける電界の強さを示すグラフ、（ｃ）は、ゲートリーク
電流とドレインゲート間電圧との関係を示すグラフであ
る。
同図（ａ）において、ｎ形能助層中でドレイン電極とゲ
ート電極との間に設けたｐ影領域は、自由キャリヤが存
在しない空乏化した状態になる様にその寸法とキャリヤ
濃度を設定し、図示する様に、ドレインソー入間に電圧
Ｖｏ 、ソースゲート間に電圧Ｖｏを印加した場合、ゲ
ート電極と、ドレイン電極間で、ゲート電極付近に最も
大きい電界がかかるが、ｐ影領域により、この電界集中
が緩和される。
ート電極との間に設けたｐ影領域は、自由キャリヤが存
在しない空乏化した状態になる様にその寸法とキャリヤ
濃度を設定し、図示する様に、ドレインソー入間に電圧
Ｖｏ 、ソースゲート間に電圧Ｖｏを印加した場合、ゲ
ート電極と、ドレイン電極間で、ゲート電極付近に最も
大きい電界がかかるが、ｐ影領域により、この電界集中
が緩和される。
同図（ｂ）は上記電界の強さとソース電極からの距離と
の関係を示したものである。ｐ影領域がある場合の方が
、それがない場合に比べて、最大電界の強さを低減でき
る。同図（ｃ）は、ゲート電極におけるリーク電流とド
レインゲート間電圧との相関を示したグラフである。ｐ
影領域がある場合の方が、ない場合に比べてドレインゲ
ート間電圧の高い値までリーク電流を小さくできる（耐
圧が高い）ことがわかる。
の関係を示したものである。ｐ影領域がある場合の方が
、それがない場合に比べて、最大電界の強さを低減でき
る。同図（ｃ）は、ゲート電極におけるリーク電流とド
レインゲート間電圧との相関を示したグラフである。ｐ
影領域がある場合の方が、ない場合に比べてドレインゲ
ート間電圧の高い値までリーク電流を小さくできる（耐
圧が高い）ことがわかる。
以下、本発明の一実施例を第３図により説明する。第３
図は装置の断面構造を模式的に示す図で、１は半絶縁性
Ｇ ａ Ａ ｓ基板、２はＡ Ｑ ＧａＡｓバッファー
層、３はキャリヤ濃度３ Ｘ １０１７ａｍ−”のＧａ
Ａｓを用いたｎ形能助層である。バッファー層２と能動
層３は、ＭＢＥ法または、ＭＯＣＶＤ法によって形成す
るａ５はｐ影領域で、Ｇ ａ Ａ ｓ能動層３の一部に
Ｚ、ｎ又はＭｇを選択的に熱拡散することにより形成す
る。４はドレイン電極、７はソース電極、また、６はゲ
ート電極である。ｐ影領域５はキャリヤが存在しない空
乏化した状態となる様に設定する。ｎ形層 ａ Ａ ｓ
能動層３の厚さが約０．２ｐｍ、ゲート長０ 、５ ｐ
ｍ 、ソース、ドレイン間距離３μｍの場合、ｐ形′
層の幅ＵＰは０．２μｍ、ｐ形濃度はｎ形層 ａ Ａ
ｓ ３のキャリヤ濃度より２桁小さい３ Ｘ １０ ”
ｃ＋ｓ−”程度以下であればよい。
図は装置の断面構造を模式的に示す図で、１は半絶縁性
Ｇ ａ Ａ ｓ基板、２はＡ Ｑ ＧａＡｓバッファー
層、３はキャリヤ濃度３ Ｘ １０１７ａｍ−”のＧａ
Ａｓを用いたｎ形能助層である。バッファー層２と能動
層３は、ＭＢＥ法または、ＭＯＣＶＤ法によって形成す
るａ５はｐ影領域で、Ｇ ａ Ａ ｓ能動層３の一部に
Ｚ、ｎ又はＭｇを選択的に熱拡散することにより形成す
る。４はドレイン電極、７はソース電極、また、６はゲ
ート電極である。ｐ影領域５はキャリヤが存在しない空
乏化した状態となる様に設定する。ｎ形層 ａ Ａ ｓ
能動層３の厚さが約０．２ｐｍ、ゲート長０ 、５ ｐ
ｍ 、ソース、ドレイン間距離３μｍの場合、ｐ形′
層の幅ＵＰは０．２μｍ、ｐ形濃度はｎ形層 ａ Ａ
ｓ ３のキャリヤ濃度より２桁小さい３ Ｘ １０ ”
ｃ＋ｓ−”程度以下であればよい。
ｐ形層の導入により、ドレインゲート間の破壊電圧を従
来の８ｖから１３Ｖまで高めることができた。
来の８ｖから１３Ｖまで高めることができた。
実施例２
ＩｎＧａＡｓを能動層に用いた装置の断面模式図を第４
図に示す、２１は半絶縁性ＩｎＰ基板、２２はＩｎＡ
２ Ａｓバッファー層、２３はｎ形ＩｎＧａＡｓ能動層
、２６はＩｎＡ Ｑ Ａｓキャップ層で、これらの各層
は、実施例１と同様、ＭＢＥ法又はＭＯＣＶＤ法により
形成する。２２，２３．２６の厚さはそれぞれ、０．２
μｍ、０．１μｍ、０．０５μｍである。上記各層を形
成後、フォトリソグラフィーとエツチング、及び金属の
蒸着とリフトオフによって、ドレイン電極２４．ソース
電極２８．ゲート電極２７及びゲート電極直下のＩｎＡ
Ｑ Ａｓキャップ層２６をパターニングする。ｐ影領
域２５は、ｎ形ＩｎＧａＡｓ能動層２３中に、Ｚｎまた
はＭｇの選択的熱拡散、あるいは、Ｂｅ、Ｍｇのイオン
注入によって形成してもよい。
図に示す、２１は半絶縁性ＩｎＰ基板、２２はＩｎＡ
２ Ａｓバッファー層、２３はｎ形ＩｎＧａＡｓ能動層
、２６はＩｎＡ Ｑ Ａｓキャップ層で、これらの各層
は、実施例１と同様、ＭＢＥ法又はＭＯＣＶＤ法により
形成する。２２，２３．２６の厚さはそれぞれ、０．２
μｍ、０．１μｍ、０．０５μｍである。上記各層を形
成後、フォトリソグラフィーとエツチング、及び金属の
蒸着とリフトオフによって、ドレイン電極２４．ソース
電極２８．ゲート電極２７及びゲート電極直下のＩｎＡ
Ｑ Ａｓキャップ層２６をパターニングする。ｐ影領
域２５は、ｎ形ＩｎＧａＡｓ能動層２３中に、Ｚｎまた
はＭｇの選択的熱拡散、あるいは、Ｂｅ、Ｍｇのイオン
注入によって形成してもよい。
ゲートドレイン間の耐圧はｐ影領域を設けることにより
、従来の４ｖから３ｖ高い７ｖになった。
、従来の４ｖから３ｖ高い７ｖになった。
以上の実施例では、ゲート電極はショットキー接合を形
成しているが、ｐｎ接合形のゲート電極を有する半導体
装置においても本発明を適用できる。
成しているが、ｐｎ接合形のゲート電極を有する半導体
装置においても本発明を適用できる。
実施例３
ｐ影領域に電極を形成して能動層との間におけるｐｎ接
合空乏層の領域を変化させた例を示す。
合空乏層の領域を変化させた例を示す。
第５図はｎ形ＧａＡｓ３２を能動層とし、Ｚｎの選択的
熱拡散によって形成したＰ影領域３５上に電極３６を設
けた構造の半導体装置の断面模式図である。電極３６に
印加する電圧を変えることにより空乏層領域３３の広が
りを変えることができ、耐圧の向上と共に、トランジス
タとしての電流駆動能力も改善することができた。
熱拡散によって形成したＰ影領域３５上に電極３６を設
けた構造の半導体装置の断面模式図である。電極３６に
印加する電圧を変えることにより空乏層領域３３の広が
りを変えることができ、耐圧の向上と共に、トランジス
タとしての電流駆動能力も改善することができた。
また、第６図も同様な構造の半導体装置の断面模式図で
ある。第６図に示した半導体装置では、能動層４２にＩ
ｎ、 Ａ ｓを用いており、ｐ影領域４５はＺｎの選
択熱拡散により形成する。４６゜４９はＧａＳｂギャッ
プ層で、ＧａＳｂとＩｎＡｓとの間でｐｎ接合を形成す
る。電極４７．４８はＧａＳｂヘオーミツク接合を形成
している。
ある。第６図に示した半導体装置では、能動層４２にＩ
ｎ、 Ａ ｓを用いており、ｐ影領域４５はＺｎの選
択熱拡散により形成する。４６゜４９はＧａＳｂギャッ
プ層で、ＧａＳｂとＩｎＡｓとの間でｐｎ接合を形成す
る。電極４７．４８はＧａＳｂヘオーミツク接合を形成
している。
以上の実施例で説明したように、本発明によれば、半導
体装置の耐圧を高めることができるので。
体装置の耐圧を高めることができるので。
動作の安定性、信頼性が向上し、長寿命化が実現できる
。
。
第１図（、）は本発明の概要を示す模式図、第１図（ｂ
）、（ｃ）は本発明の実施例の電気的特性図、第２図は
従来装置の断面を示す模式図、第３図〜第６図は本発明
の実施例としての半導体装置の断面模式図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・Ａ Ｑ
ＧａＡｓバッファー層、３・・・ｎ形ＧａＡｓ能動層
、４・・・ドレイン電極、５・・・Ｐ影領域、６・・・
ゲート電極、７・・・ソース電極、１１・・・基板、１
２・・・Ａ Ｑ ＧａＡｓバッファー層、１３・・・Ｇ
ａＡｓ能動層、１４・・・ドレイン電極、１５・・・ゲ
ート電極、１６・・・ソース電極、２１・・・半絶縁性
ＩｎＰ基板、 ２２−４ｎＡ Ｑ Ａｓバッファー層、
２３・・・ｎ形ＩｎＧａＡｓ能動層、２４・・・ドレイ
ン電極、２５・・・Ｐ影領域、２６・・・ＩｎＡ Ｑ
Ａｓキャップ層、２７・・・ゲート電極、２８・・・ソ
ース電極、３０・・・半絶縁性Ｇ ａ Ａ ｓ基板、
３１−Ａ Ｑ ＧａＡｓバッファー層、３２・・・ｎ形
Ｇ ａ Ａ ｓ能動層、３３・・・空乏層、３４・・・
ドレイン電極、３５・・・ｐ影領域、３６・・・電極、
３７・・・ゲート電極、３８・・・ソース電極、４０・
・・半絶縁性ＺｎＴｅ基板、４１・・・ＩｎＡ Ｑ Ａ
ｓバッファー層、４２・・・Ｉ ｎ Ａ ｓ 製動層、
４３・・・ドレイン電極、４４・・・空乏層、４５・・
・ｐ影領域、４６・・・Ｇ ａ Ｓ ｂキャップ、４７
・・・電極、４８・・・ゲート電極、４９・・・Ｇａｒ
ｂキャップ、５０・・・ソース電極。 第 １ 図 １２ 図 １ 図 第４− 已 ２１ ２７１、 ソース−４／Ｌｆセ め ５ 口 〃 ム 品
）、（ｃ）は本発明の実施例の電気的特性図、第２図は
従来装置の断面を示す模式図、第３図〜第６図は本発明
の実施例としての半導体装置の断面模式図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・Ａ Ｑ
ＧａＡｓバッファー層、３・・・ｎ形ＧａＡｓ能動層
、４・・・ドレイン電極、５・・・Ｐ影領域、６・・・
ゲート電極、７・・・ソース電極、１１・・・基板、１
２・・・Ａ Ｑ ＧａＡｓバッファー層、１３・・・Ｇ
ａＡｓ能動層、１４・・・ドレイン電極、１５・・・ゲ
ート電極、１６・・・ソース電極、２１・・・半絶縁性
ＩｎＰ基板、 ２２−４ｎＡ Ｑ Ａｓバッファー層、
２３・・・ｎ形ＩｎＧａＡｓ能動層、２４・・・ドレイ
ン電極、２５・・・Ｐ影領域、２６・・・ＩｎＡ Ｑ
Ａｓキャップ層、２７・・・ゲート電極、２８・・・ソ
ース電極、３０・・・半絶縁性Ｇ ａ Ａ ｓ基板、
３１−Ａ Ｑ ＧａＡｓバッファー層、３２・・・ｎ形
Ｇ ａ Ａ ｓ能動層、３３・・・空乏層、３４・・・
ドレイン電極、３５・・・ｐ影領域、３６・・・電極、
３７・・・ゲート電極、３８・・・ソース電極、４０・
・・半絶縁性ＺｎＴｅ基板、４１・・・ＩｎＡ Ｑ Ａ
ｓバッファー層、４２・・・Ｉ ｎ Ａ ｓ 製動層、
４３・・・ドレイン電極、４４・・・空乏層、４５・・
・ｐ影領域、４６・・・Ｇ ａ Ｓ ｂキャップ、４７
・・・電極、４８・・・ゲート電極、４９・・・Ｇａｒ
ｂキャップ、５０・・・ソース電極。 第 １ 図 １２ 図 １ 図 第４− 已 ２１ ２７１、 ソース−４／Ｌｆセ め ５ 口 〃 ム 品
Claims (1)
- １、基板上にバッファー層、能動層の順に膜を形成し、
能動層上にゲート電極、ソース電極及びドレイン電極を
設けた半導体装置において、ゲート電極とドレイン電極
との間の能動層の一部に能動層の導電形とは相異なる導
電形の領域を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867788A JPH0278231A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867788A JPH0278231A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278231A true JPH0278231A (ja) | 1990-03-19 |
Family
ID=16880082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22867788A Pending JPH0278231A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183906A (ja) * | 2003-11-28 | 2005-07-07 | New Japan Radio Co Ltd | 窒化物半導体装置及びその製造方法 |
-
1988
- 1988-09-14 JP JP22867788A patent/JPH0278231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183906A (ja) * | 2003-11-28 | 2005-07-07 | New Japan Radio Co Ltd | 窒化物半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| JPH05110086A (ja) | トンネルトランジスタ | |
| Taylor et al. | The bipolar inversion channel field-effect transistor (BICFET)—A new field-effect solid-state device: Theory and structures | |
| JP5265831B2 (ja) | タイプｉｉバンド間ヘテロ構造逆ダイオード | |
| EP0482726B1 (en) | Heterojunction field-effect transistor | |
| EP0130676B1 (en) | Semiconductor device having a hetero junction | |
| JP2003518326A5 (ja) | ||
| JPS5922367A (ja) | 半導体装置 | |
| JPS62274783A (ja) | 半導体装置 | |
| CA1215181A (en) | Heterojunction semiconductor device | |
| JPH0278231A (ja) | 半導体装置 | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JPH0654786B2 (ja) | ヘテロ接合半導体デバイス | |
| JPS62128559A (ja) | 半導体装置 | |
| JPH05175494A (ja) | トンネルトランジスタ | |
| JPH06334175A (ja) | トンネルトランジスタおよびその製造方法 | |
| JPS5931072A (ja) | 高移動度電界効果トランジスタ | |
| JPH0227739A (ja) | 半導体装置 | |
| JP2792295B2 (ja) | トンネルトランジスタ | |
| JP3053862B2 (ja) | 半導体装置 | |
| JPS6276565A (ja) | 電界効果型トランジスタ | |
| GB2262385A (en) | Velocity modulation transistor | |
| Lai et al. | Enhancement of electron transfer and negative differential resistance in GaAs‐based real‐space transfer devices by using strained InGaAs channel layers | |
| EP0237029A2 (en) | A heterojunction field effect device operable at a high output current with a high withstand voltage | |
| JP2861590B2 (ja) | トンネルトランジスタ |