JPH0276252A

JPH0276252A - 半導体集積回路装置

Info

Publication number: JPH0276252A
Application number: JP22660588A
Authority: JP
Inventors: Kenichi Ishibashi; 賢一石橋; Takehisa Hayashi; 剛久林; Toshio Doi; 俊雄土井; Mitsuo Asai; 浅井　光男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-12
Filing date: 1988-09-12
Publication date: 1990-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体集積回路装置に係り、特にバイポーラ・
ＣＭＯＳ回路による高性能な論理回路を実現するのに好
適な半導体集積回路装置に関する。

［従来の技術］バイポーラ・ＣＭＯ５（以下ＢｉＣＭＯ５と呼ぶ）ＬＳ
Ｉにおいて、負荷条件によりＣＭＯＳ回路とＢｉＣＭＯ
Ｓ回路とを使い分ける技術が日経エレクトロニクス１９
８６．１２．１５　（ｎｏ。

４１０）ｐ１３８に示されている。この回路の例として
第２図〜第４図に示す回路が考えられており、ここでは
２ＮＡＮＤの例を示している。第２図、第３図はそれぞ
れＢｉＣＭＯＳ回路１．ＢｉＣＭＯＳ回路２であり、第
４図がＣＭＯＳ回路である。ココテ、ｖＩｉ〜ｖＩ２２
は入力、Ｖ　０１〜Ｖ　ＯＺ　１は出力、Ｐ１〜Ｐ２２
はｐＭＯｓトランジスタ、Ｎ１〜Ｎ２２はｎＭＯＳｈラ
ンジスタ、Ｑ１〜Ｑ１１はＮＰＮ型バイポーラトランジ
スタである。

これらの回路はいずれも公知であるので、その動作の説
明は省略する。第５図には各回路の遅延時間の負荷容量
依存性を示す。現在、ＭＯ８論理ＬＳＩでは電源電圧５
Ｖが使用されており、（ｂ）に示すようにＢｉＣＭＯＳ
回路１はＢｉＣＭＯＳ回路２よりも負荷容量に関係なく
高速である。また、ＢｉＣＭＯＳ回路１とＣＭＯＳ回路
は負荷容量ＣＬ、ｏのときに遅延時間が等しくなってお
り、負荷容量がＣＬｏより小さいときはＣＭＯＳ回路を
、負荷容量がＣＬｏより大きいときはＢｉＣＭＯＳ回路
１を選択すれば最も高速なＬＳＩを作ることができる。

［発明が解決しようとする課題］ＢｉＣＭＯＳＬＳＩでは消費電力、信頼性等の問題から
低電源電圧化の傾向にあり、上記の方法では以下の２つ
の問題がある。

まず第１に、アイ・イー・イー・イー、インタナシミナ
ル・エレクトロン・デバイス・ミーティング、論文番号
２．８．１９８７年１２月、第８３８頁から第８４０頁
（ＩＥＥＥ、ＩＥＤＭ、２゜８、ＤＥＣ，１９８７，ｐ
ｐ８３８−８４０）　に論じられているように、ＢｉＣ
ＭＯ５回路は電ｒＸ電圧が低くなると、出力振幅の電源
電圧に対する相対値が小さくなるために、特に軽負荷で
ＣＭＯＳ回路に対してのスピードのメリットが小さくな
る。

第２に、第２図のＢｉＣＭＯＳ回路１のように。

最終段にバイポーラトランジスタをトーテムポール型で
用いる回路では、出力振幅はＶＢＥ”ＶＤＤ−ＶＢＥで
ある（ＶＢＥはバイポーラトランジスタのペース・エミ
ッ、り間型圧、ｖＤＤは電源電圧）。これに対して、Ｂ
ｉＣＭＯＳ回路２の出力ｔｉ幅はＯ〜ＶＤＤ　　ＶＢＥ
である。Ｖａｐが一定であることから、低電源電圧化し
た場合、ＢｉＣＭＯＳ回路１の電ｆＡ電圧に対する出力
振幅の相対値は、ＢｉＣＭ○Ｓ回路２に比べて小さくな
る。

また、ＢｉＣＭＯＳ回路の出力端子にＣＭＯＳ回路や抵
抗素子を接続して出力振幅を０＝Ｖｏｏとすることも可
能であるが、バイポーラトランジスタのドライバビイリ
ティのある範囲は依然としてＶａＥ＝ＶＤＤ−ＶＢＥま
たはＯ−Ｖａｎ　−ＶＢＥテあるので、上記の結果は変
わらない。

以上のことから、第５図（ａ）に示すように電源電圧３
．３ｖでは、電源電圧５ＶのときよりもＣＭＯＳ回路が
ＢｉＣＭＯＳ１回路より高速な領域が拡大する（ＣＬ、
＜ＣＬ、）。また、ＢｉＣＭ○Ｓ回路２がＢ１ＣＭＯＳ
回路１よりも高速な領域が発生し、電源電圧５Ｖのとき
のようにＢｉＣＭ○Ｓ回路１と０Ｍ０８回路だけでは、
デバイス性能を十分に生かした設計を行えなくなる。

本発明の目的は、デバイス性能を十分に生かした設計を
行い、高性能な半導体集積回路を提供することにある。

［課題を解決するための手段］上記目的は、ＬＳＩのレイアウト情報に基づき負荷容量
を求め、その負荷に応じて高速な回路を選択することに
より領域される。すなわち、本発明の半導体集積回路装
置は、コレクタが第１の電源に、エミッタが出力端子に
接続された第１のＮＰＮ型バイポーラ・トランジスタ及
びコレクタが上記出力端子に、エミッタが第２の電源に
接続された第２のＮＰＮ型バイポーラ・トランジスタを
含む第１のバイポーラ・ＣＭＯＳ回路と、コレクタが第
１の電源に、エミッタが出力端子に接続されたＮＰＮ型
バイポーラ・トランジスタ及びドレインが出力端子に、
ソースが第２の電源に接続されたｎＭＯＳトランジスタ
を含む第２のバイポーラ・ＣＭＯＳ回路が混在する。本
発明の半導体集積回路装置は、第１の電源と第２の電源
の電位差の絶対値が４．５Ｖ以下である場合に、特に有
効である。

［作用コ最初に、０Ｍ０８回路、第１のＢ　ｉ　ＣＭＯＳ回路又
は第２のＢｉＣＭＯＳ回路からなる特定のセルを用いて
ＬＳＩのレイアウトを行い、この結果に基づいて負荷容
量の計算を行う。次に、各セルの負荷容量に応じて遅延
時間が最小の回路を選択し、セルを入れ替える。これに
より、第１のＢｉＣＭＯＳ回路と第２のＢｉＣＭＯＳ回
路とを混在させ、デバイス性能を十分を生かした高性能
な半導体集積回路装置が得られる。

また、ブロック内では第２のＢｉＣＭＯＳ回路を、ブロ
ック間では第１のＢｉＣＭＯＳ回路を使用するように予
め決めておき、第１のＢｉＣＭ○Ｓ回路と第２のＢｉＣ
ＭＯＳ回路とを混在させてレイアウトすることによって
も、ＬＳＩの高性能化が可能である。

［実施例］以下、本発明の一実施例を説明する。第１図（ｂ）は半
導体集積回路装置（ＬＳＩ）の内部領域の一部分である
。図をわかりやすくするために（ａ）の論理図を主とし
、概略的に示しである。

図中、１，２は２ＮＡＮＤセル、Ｃ３ＩＣ４はセル間の
配線８，９の配線容量と配線８，９に接続するゲートの
入力容量からなる負荷容量である。また、３，４は論理
回路セル、配線５〜９は横方向が第１層配線、縦方向が
第２層配線である。１０は種々の機能を持つ論理セルを
並べたセル列であり、２０は第１層配線と第２層配線を
接続するスルーホース、３０は第１層配線とセルの入力
端子であるゲート電極を接続するコンタクト、４０はセ
ル列に電源を供給する電源配線である。

まず始めに、予めレイアウト設計された第２〜４図のい
ずれかの論理セルを配置し、セル間の配線を行う。次に
、セルに接続された配線の長さを計算し配線容量Ｃｗを
、配線に接続されるセル調ベゲートの入力容量Ｃ８をそ
れぞれ求める。ＣｗとＣｉをそれぞれ求める。ＣＷとＣ
１の和が負荷容量ＣＬである。このようにして求めたＣ
Ｌが第５図（ａ）のどこに位置するかで遅延時間が最小
となる回路が決定できる０例えば、第１図（ｂ）では２
ＮＡＮＤセル１の出力には短い配線８が接続され、さら
に２ＮＡＮＤセルの入力となっている。

従って、２ＮＡＮＤセル１の負荷容量Ｃ１は配線８の配
線容量と２ＮＡＮＤセル２の入力容量の和である。一方
、２ＮＡＮＤセル２の出力には長い配線９と論理回路セ
ル３，４が接続されている。

従って、２ＮＡＮＤセル２の負荷容量Ｃ４は配線９の配
線容量と論理回路３，４の入力容量となる。

そこで、負荷容量Ｃ，，Ｃ，がＣｔ、工＜　Ｃ３＜　ＣＬ　３ＨＣ４＞　ＣＬ　３の関
係にあるとき、２ＮＡＮＤセル１にはＢｉＣＭＯＳ回路
２を、２ＮＡＮＤセル２にはＢｉＣＭ○Ｓ回路１を配置
することになる。

以上、２ＮＡＮＤの場合について説明したが、他のＮＯ
Ｒやフリップフロップ等の論理回路についても同様にセ
ルの選択配置を行う。また、同−論理セルの入力、出力
端子位置、セルサイズを揃えておけば、選択されたセル
に置き替えるだけで配線の修正等は不要であり、レイア
ウト設計を完了する。さらに、最初のレイアウト、セル
の選択、変更等のそれぞれが自動化可能であり、短期間
で高性能なＬＳＩの設計が可能である。

第３図、第４図のＢｉＣＭＯＳ回路に限らず、遅延時間
の負荷容量依存性の異なる回路を用意しておけば、同様
な設計が行える。例えば、第３図。

第４図においてバイポーラトランジスタのベースの電荷
を引き抜（ｎＭＯｓトランジスタを抵抗素子とする回路
等、種々を考えられるが、これらの回路を適当に組合せ
て使用すればよい。

ＬＳＩの集積度が高くなると、ＬＳＩの内部を複数の論
理ブロックに分割し、まず、各論理ブロックの設計を行
い、次にＬＳＩ上にこの論理ブロックを配置し、ブロッ
ク間の配線をするという階層設計を行う場合が多い、第
６図は、このように設計されたＬＳＩの概略図である。

５１〜５６は論理回路、５７．５８は信号配線、１０１
がＬＳＩ、１０２が入出力回路やボンディング・パッド
等からなる周辺領域、１０３は内部領域、１０４は論理
ブロック、１０５は論理ブロック１０４間の配線と、論
理ブロック１０４と周辺領域１０２との間の配線からな
る配線領域である。このような階層設計の場合でも、論
理ブロック１０４の配置配線、およびブロック間の配線
後、前述のように各セルの選択を行えばよい。また、一
般に、ブロック内の配線の負荷は小さく、ブロック間の
配線の負荷は大きいことから、ブロック内の配線を駆動
する回路にはＢｉＣＭＯＳ回路２を、ブロック間の配線
を駆動する回路にはＢｉＣＭＯ５回路１を使用するよう
にしてもよい６すなわち、第６図のようにブロック内の
論理回路５１には比較的短い配線５７が接続されており
、この配線５７に接続される論理回路の数も少ないので
、ＢｉＣＭ○Ｓ回路２を配置する。一方、論理回路５３
に接続される配線５８は長い上に配線５８に接続される
論理回路の数も多くなっているので、ＢｉＣＭＯＳ回路
を配置する。このように経験的に負荷容量の大きさがあ
る程度わかっている場合、全ての論理回路について負荷
容量を計算する必要はなく、予め採用する回路を選択し
ておくことができる。

このような方法で設計したＬＳＩの場合でも、工数は従
来とほぼ同様でありながら、十分高性能なＬＳＩの設計
が可能である。

［発明の効果］本発明によれば、ＬＳＩのセルフレイアウトに基づき負
荷容量を求め、これを駆動するのに最適な回路を選択配
置し、ＢｉＣＭＯＳ回路１とＢｉＣＭＯＳ回路２を混在
させたので、その結果、デバイス性能を十分に生かした
高性能なＬＳＩを得ることかできる。

【図面の簡単な説明】第１図は、本発明の一実施例の半導体集積回路装置の内
部領域の一部分の概略図、第２図は本発明で用いる第１
のＢｉＣＭＯＳ回路１の回路図、第３図は本発明で用い
る第２のＢ　ｉ　ＣＭＯＳ回路２の回路図、第４図は本
発明で用いるＣＭＯＳ回路の回路図、第５図（、）は電
源電圧が５■のときの各回路の遅延時間の負荷依存性を
示す図、第５図（ｂ）は電源電圧が３．３Ｖのときの各
回路の遅延時間の負荷依存性を示す図、第６図は階層設
計した場合のＬＳＩ全体の構成を示す概略図である。１．２・・・・・・２ＮＡＮＤセル、３，４・・・・・
・論理回路セル、Ｃ，、Ｃ４・・・・・・負荷容量、５
〜９・・・・・・配線、１０・・・・・・セル列、２０
・・・・・・スルーホール、３０・・・・・・コンタク
ト、４０・・・・・・電源配線、Ｖｓｌ〜■１□２・・
・・・・入力、■０１〜Ｖ　ｏ　ｚ□・・・・・・出力
、Ｐ１〜Ｐ２２・・・・・・ｐＭｏＳトランジスタ、Ｎ
１〜Ｎ２２・・・・・・ｎＭＯＳトランジスタ、Ｑ１〜
Ｑｌｌ・・・・・・ＮＰＮ型バイポーラ・トランジスタ
、５１〜５６・・・・・・論理回路、５７．５８・・・
・・・信号配線、１０１・・・・・・ＬＳＩ、１０２・
・・・・・周辺領域、１０３・・・・・・内部領域、１
０４・・・・・・論理ブロック、１０５・・・・・・配
線領域。８４ＣＭｔ）Ｓ”ＥＪ発７第２目Ｂ、：　Ｃ？ｆりβＮＮ２２３目第？目（呻／（ｊ囁寛渓３．グこＬｏ　　　　　　　貢２后岑刊１ＣムＣｂ）質遅４！
、圧りγ 第夕囚

Claims

【特許請求の範囲】１、バイポーラ・トランジスタとＭＯＳ・トランジスタ
からなる論理回路セルを含む半導体集積回路装置におい
て、コレクタが第１の電源に、エミッタが出力端子に接
続された第１のＮＰＮ型バイポーラ・トランジスタ及び
コレクタが上記出力端子に、エミッタが第２の電源に接
続された第２のＮＰＮ型バイポーラ・トランジスタを含
む第１のバイポーラ・ＣＭＯＳ回路と、コレクタが第１
の電源に、エミッタが出力端子に接続されたＮＰＮ型バ
イポーラ・トランジスタ及びドレインが出力端子に、ソ
ースが第２の電源に接続されたｎＭＯＳトランジスタを
含む第２のバイポーラ・ＣＭＯＳ回路が混在することを
特徴とする半導体集積回路装置。２、上記第１の電源と第２の電源の電位差の絶対値が４
．５Ｖ以下であることを特徴とする請求項１記載の半導
体集積回路装置。