【発明の詳細な説明】[Detailed description of the invention]
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にＭＯＳ型
半導体装置の製造方法に関する。[Industrial Application Field] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a MOS type semiconductor device.
【従来の技術〕[Conventional technology]
従来のＭＯＳ型半導体装置の一部であるＭＯ３型トラン
ジスターの断面を第２図示す、トランジスターが微細化
してくるとドレイン近傍で電界集中が生じ、通常ホット
キャリア効果として知られる緒特性の劣化が起きる。こ
の劣化現象を緩和するには、２０８のサイドウオールを
用いた、ＬＤＤ （Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒ
ａｉｎ ）構造が有効であることが示され、広く使用さ
れてきている。これは、ゲート２０７を不純物注入ＭＡ
ＳＫとして用いて、２０４の低濃度ドレイン領域を形成
し１次に、２０８のサイドウオールを注入ＭＡＳＫとし
て２０３の高濃度ドレイン領域を形成するもので、２０
４の低濃度領域が電界集中を緩和し、概劣化現象を抑止
するものである。
【発明が解決しようとする課題〕
ＭＯＳトランジスターが更に微細化されて（ると、上記
現象は一段と厳しさを増してきている。
特に、ドレイン端での電界集中が大きくなると、従来構
造でも緩和できず、２０８のサイドウオールと基板間に
準位が発生し、２０４の低濃度領域がピンチオフするた
め、電流駆動能力が極端に低下する０本発明はかかる、
ホットキャリアによる電流駆動能力低下を抑止し、信頼
性の高いトランジスター構造とそれを実現する製造方法
を提供するものである。
［課題を解決するための手段］
上記の電流駆動能力の極端な劣化の原因は、２０４の低
濃度領域上にゲートが位置しないことにある０本発明に
よる構造を第１図の断面図に示す、この構造では、１０
４の電界集中緩和の低濃度領域上に１０７のゲートが位
置する。これにより、１０４上に多少の準位が発生した
としても、駆動能力が極端に低下することを抑止できる
。またこの構造にすることにより、ドレイン近傍の電界
ピークが減少することが、シミュレーションにより確認
されており２重の抑止効果がある。
【実 施 例】
第１図の構造を実現する本発明の実施例を第３図に示す
、３０１の基板上に３０２の素子分離を形成した後３０
６のゲート膜を成長させ、３０３のゲート材、３０４の
絶縁膜を被着させる６次に、３０５のレジストをフォト
リソグラフィーによりパターンニングする。・・・ （
ａ）次に、３０４の絶縁膜をエツチングする。この際多
少オーバーエッチするか、等方的にエツチングすること
で、（ｂ）図の３０８の如くレジスト３０５に対して後
退させる０次に、３０３のゲート材を３０７のようにエ
ツチングする。この際、異方性エッチにより、レジスト
３０５に忠実にエツチングする。但しこの工程とは違っ
て、３０３．３０４．を順次エツチングした後３０４の
絶縁膜をオーバーエッチまたは等方エッチによりレジス
ト３０５に対して後退させてもよい。
この後（Ｃ）図のように不純物注入する。この時のエネ
ルギーは、ある程度の量の不純物イオンが、ゲート材及
びゲート膜を透過できるように選び、またドーズ量によ
り３０９の低濃度領域の濃度を制御する。この時３１０
には、注入透過膜厚の違いにより、高濃度の領域が形成
できる。但し標高濃度領域の濃度が所望の値より低い場
合には、不純物注入を更に追加すればよい。但しこの時
には、前回よりエネルギーを下げて、３０９に影響しな
いようにする０次に眉間絶縁膜を被着し、配線工程等の
通常の製造工程を通して半導体装置が製造される。
［発明の効果］
本発明の製造方法により、比較的簡単な工程により、目
的を達成できるとともに、不純物注入を従来例に較べ１
回減らせる可能性もある。
また本発明による構造では、１０４の低濃度領域上にゲ
ート１０７が位置するため、前述のようにホットキャリ
アによる劣化現象を抑止することができる。
第３図（ａ）〜（Ｃ）は、本発明の実施例を示す半導体
装置の製造工程断面図。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（他１名）Figure 2 shows a cross section of an MO3 type transistor, which is part of a conventional MOS type semiconductor device.As transistors become smaller, electric field concentration occurs near the drain, which usually causes a deterioration of the characteristics known as the hot carrier effect. . To alleviate this deterioration phenomenon, LDD (Lightly doped dr.
ain ) structure has been shown to be effective and has been widely used. This means that the gate 207 is impurity-implanted MA
A low concentration drain region 204 is formed using the SK, and a high concentration drain region 203 is formed using the sidewall 208 as an implantation MASK.
The low concentration region 4 alleviates electric field concentration and suppresses the deterioration phenomenon. [Problem to be solved by the invention] As MOS transistors become further miniaturized, the above phenomenon becomes even more severe. In particular, when the electric field concentration at the drain end increases, it cannot be alleviated even with the conventional structure. First, a level is generated between the sidewall of 208 and the substrate, and the low concentration region of 204 is pinched off, so that the current driving ability is extremely reduced.
The present invention provides a highly reliable transistor structure that suppresses deterioration in current drive ability due to hot carriers, and a manufacturing method for realizing it. [Means for Solving the Problems] The cause of the extreme deterioration of the current drive ability is that the gate is not located on the low concentration region of 204. The structure according to the present invention is shown in the cross-sectional view of FIG. , in this structure, 10
A gate 107 is located on the low concentration region 4 for electric field concentration relaxation. As a result, even if some level occurs on 104, it is possible to prevent the driving ability from being extremely reduced. It has also been confirmed through simulation that this structure reduces the electric field peak near the drain, which has a double suppressing effect. [Embodiment] An embodiment of the present invention that realizes the structure shown in FIG. 1 is shown in FIG. 3, after forming element isolation 302 on a substrate 301.
A gate film 6 is grown, and a gate material 303 and an insulating film 304 are deposited.Next, a resist 305 is patterned by photolithography. ... (
a) Next, the insulating film 304 is etched. At this time, by slightly over-etching or isotropically etching, the gate material 303 is etched as shown in 307 in order to retreat from the resist 305 as shown in FIG. At this time, etching is performed faithfully to the resist 305 by anisotropic etching. However, unlike this process, 303.304. After sequentially etching the insulating film 304, the insulating film 304 may be recessed relative to the resist 305 by overetching or isotropic etching. After this, impurities are implanted as shown in the diagram (C). The energy at this time is selected so that a certain amount of impurity ions can pass through the gate material and gate film, and the concentration of the low concentration region 309 is controlled by the dose amount. At this time 310
In this case, a high concentration region can be formed due to the difference in the thickness of the injection and permeation film. However, if the concentration in the altitude concentration region is lower than the desired value, impurity implantation may be further added. However, at this time, the energy is lowered than last time, a zero-order glabellar insulating film is deposited so as not to affect 309, and the semiconductor device is manufactured through normal manufacturing processes such as wiring process. [Effects of the Invention] The manufacturing method of the present invention achieves the objective through relatively simple steps, and also reduces impurity implantation by 1% compared to conventional methods.
There is a possibility that the number of times can be reduced. Further, in the structure according to the present invention, since the gate 107 is located on the low concentration region 104, the deterioration phenomenon caused by hot carriers can be suppressed as described above. FIGS. 3(a) to 3(C) are cross-sectional views of the manufacturing process of a semiconductor device showing an embodiment of the present invention. Applicants: Seiko Epson Co., Ltd. Representative Patent Attorney Masataka Ueyanagi (1 other person)
【図面の簡単な説明】[Brief explanation of the drawing]
第１図は、本発明の実施例による半導体装置の断面図。
第２図は、従来の半導体装置の断面図。
第１図
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FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a conventional semiconductor device.
Figure 1
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