JPH0275002A - ディジタル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ ディジタル制御装置の改良に関し、 力制御とサーボ制御を行う力制御系をサーボ制御部と力
制御部に分離し、これらを並列に処理できるようにする
ことを目的とし、 Ｄ　Ｍ　Ａ　機能を持つ第１のマイクロプロセッサ及び
第２のマイクロプロセッサと、各マイクロプロセッサに
それぞれ接続された外部メモリ及び■１０装置と、第１
のマイクロプロセッサ及び第２のマイクロプロセッサに
接続されたＤＭＡシーケンス制御部と、第１のマイクロ
プロセッサ及び第２のマイクロプロセッサに対して同期
クロックを印加する同期クロック源と、ホスト計算機と
、ホスト計算機のバスとマイクロプロセッサ側のＤＭＡ
インタフェースとを接続するホスト・インタフェース制
御部とを具備し、且つマイロクプロセッサ相互間のＤＭ
Ａ転送、ホスト計算機とマイクロプロセッサ間のＤＭＡ
転送のタイミングが重なった場合に、競合を回避する機
能をＤＭＡシーケン制御部に持たせたものである。

（産業上の利用分野） 本発明は、ロボットや自動機のアーム先端に取付けた力
センサーにより検出した力をフィードバックし、位置と
力の制御を同時に行うディジタル制御装置に関する。組
立て作業における嵌め合い。

ならい、押し付は動作などアームと対象物体とが接触す
るような作業では位置と同時に力を制御する必要が生じ
る。本発明は、このような分野で使用されるロボットや
自動機械を制御するために使用される。

〔従来の技術〕

第１０図に力制御の一般的な系を示す。同図において、
１は力の補償部、２と３は座標変換部、４は関数発生器
、５はサーボ補償部、６は機構部、７は力センサーをそ
れぞれ示している。また、Ｆ、′Ｉは力の設定値、Ｆｌ
ｌは力の現在値、Ｆ、ＩＩＩは力の偏差、ＦＭは力の観
測値、ｖＲは指示速度、■も指示速度、ｒは目標位置、
θは現在位置、ｅは偏差、Ｕは操作量を示す。なお、添
字Ｒは基準座標系で表現される変数を示し、添字Ｈはハ
ンド座標系で表現される変数を示し、添字なしは関節座
標系で表現される変数を示す。

〔発明が解決しようとする課題〕

第１１図は従来の力制御系のハードウェア構成例を示す
図である。同図において、８はマイクロプロセッサを示
している。

第１０図の力制御系をディジタル制御で実現しようとし
た場合、第１１図に示すようなハードウェア構成がが考
えられるが、第１Ｏ図の全ての処理をマイクロプロセッ
サ８でシーケンシャルに処理すると、演算時間が増大し
てしまう。その結果、サンプリング周期が大きくなり、
内側のループの位置決めサーボ系の動特性およびロバス
ト性が劣化し、延いては力制御系の特性も悪くなる。

本発明は、この点に鑑みて創作されたものであって、力
制御とサーボ制御を行う力制御系をサーボ制御部と力制
御部に分離し、これらを並列に処理できるようになった
ディジタル制御装置を提供することを目的としている。

〔課題を解決するめの手段〕

第１図は本発明の原理図である。同図において、１１と
１２はマイクロプロセッサ、１３と１４は外部メモリ、
１５と１６はＩ１０装置、１７と１８はローカル・バス
、１９と２０はバス、２２はＤＭＡシーケンス制御部、
２３はホスト・インタフェース制御部、２４はホスト計
算機をそれぞれ示している。

マイクロプロセッサ１１．１２として、ディジタル・シ
グナル・プロセッサ（例えば富士通ＭＢ８７６４）を使
用することが出来る。このディジタル・シグナル・プロ
セッサは、内部にメモリを有すると共にＤＭＡ機能を有
している。本発明のシステムは、２個のマイクロプロセ
ッサ１１．１２の内部メモリをマルチパス上のＩＫバイ
トのメモリにマツピングすることにより、ホスト計算機
２４とマイクロプロセッサ１１又は１２との通信を行う
と共に、マイクロプロセッサ１１．１２相互間の通信も
行うものである。マイクロプロセッサ１１゜１２は、同
期用クロック源２１の同期クロック（サンプリング・ク
ロック）を取り込み、サンプリング同期を取る。また、
マイクロプロセッサ１１．１２は、ローカル・バス１７
．１８を通して外部メモリ１３．１４及びＩ１０装置１
５．１６を互いに干渉することなく自由にアクセスする
ことが出来る。図示しないが、Ｉ１０装置１５はエンコ
ーダ・カウンタを含み、Ｉ１０装置１６は力センサーを
含んでいる。マイクロプロセッサ１１はサーボ制御を行
い、マイクロプロセッサ１２は力制御を行う。マイクロ
プロセッサ１１．１２間の通信は、サンプリング毎に高
速に行う必要があり、ＤＭＡ転送によりマイクロプロセ
ッサ１１゜１２の内部動作と非同期にバス１９．２０を
通して行う。ホスト計算機２４からは、各マイクロプロ
セッサ１１．１２に対してマイクロプロセッサ１１．１
２の処理とは非同期にデータ転送する必要がある。そこ
で、ホスト・インタフェース制御部２３により、ホスト
計算機側のバスとマイクロプロセッサ側のＤＭＡインタ
フェースを結合し、ホスト計算機２４からＤＭＡでマイ
クロプロセッサ１１．１２をアクセス可能にする。更に
、マイロクプロセッサ１１と１２のＤＭＡ転送、ホスト
計算機２４とマイクロプロセッサ１１間のＤＭＡ転送、
ホスト計算機２４とマイクロプロセッサ１２間のＤＭＡ
転送のタイミングが重なった場合に、競合を回避する機
能をＤＭＡシーケンス制御部２２に持たせる。

〔実施例〕

第２図はマルチパスとＤＳＰ間及びＤＳＰ相互間のイン
タフェースを示す図である。同図において、２５と２６
はＤＭＡコントローラ、２７ないし３４はバス・バッフ
ァ、３５と３６はボード、吐ＣＥは拡張メモリ・セレク
ト、＊ＡＤＥＮはアドレス入力イネーブル、本ＤＴＢＮ
はデータ入力イネーブル、＊ＯＣはデータ出力イネーブ
ルをそれぞれ示している。

ボード３５には、マイクロプロセッサ１１や外部メモリ
１３、ＤＭＡコントローラ２５、バス・バッファ２７、
バス・バッファ２９、バス・バッファ３１、バス・バッ
ファ３３等が搭載されている。ボード３６は、ボード３
５と同じ構成を有している。ＤＭＡコントローラ２５は
、ＤＭＡコントロール・バスを介してマイクロプロセッ
サ１１と接続されると共に、ＤＳＰ間コントロール・バ
スを介してＤＭＡコントローラ２６と接続されている。

ＤＭＡコントローラ２５．２６は、プログラマブル論理
アレイで構成される。バス・バッファ（トランシーバ）
２７は、ＤＳＰ間データバスを介してバス・バッファ２
８と接続されている。

バス・バッファ２７．２８のＤＩＲ端子は、バスの方向
を切り換えるためのものである。バス・バッファ２９は
マルチパス上のアドレスをボード３５の外部データバス
上に取り込むものであり、バス・バッファ３１はマルチ
パス上のデータをボード３５の外部データバスに取り込
むものであり、バス・バッファ３３はボード３５の外部
データバスのデータをマルチパスる出力するものである
。マルチパスは、例えばＩｎｔｅ１社のマルチパスであ
る。

ネＥＣＥは、ＤＭＡ転送時と外部メモリ使用時を区別す
るための信号であり、これを用いて外部メモリをチップ
・セレクトする。ホスト計Ｘ機から各マイクロプロセッ
サ１１．１２に対して書込み命令が出されると、上位の
アドレスがデコードされ、Ａモード・シーケンスが実行
される。各マイクロプロセッサ１１．１２のメモリ・ア
ドレスは＊ＡＤＥＮのタイミングで取り込まれ、データ
は＊ＤＴＥＮのタイミングで取り込まれる。逆に、ホス
ト計算機から各マイクロプロセッサ１１．１２に対して
読込み命令が出されると、Ａモード・シーケンスに続い
てＩモード・シーケンスが実行され、−ｃのタイミング
でマルチパスにデータが出力される。

ＤＳＰ相互間のデータ転送は、＊Ａｏｐ信号（出力要求
）が出力されることにより開始される。

第３図はＤＭＡコントローラの入出力信号を示す図であ
る。＊ＡＤＥＮはアドレス人力イネーブル、峠ＴＥＮは
データ入力イネーブル、＊ｏｃはデータ出力イネーブル
、＊ＲＤはマルチパス・リード・コマンド、寧−Ｔはマ
ルチパス・ライト・コマンド、本へ〇Ｆは出力要求、＊
ＢＣＴは出力許可、ｍＷ（Ｊは出力同期クロック、峠Ｉ
Ｆは入力要求、率ＡＣＴは入力許可、＊ＰＣＫは入力ク
ロックをそれぞれ示している。また、本ＤＡＯＦのよう
にＤが付加された信号は、ＤＳＰ間専用の信号であり、
意味は上記のものに対応する。

第４図はマルチパスとＤＳＰ間およびＤＳＰ相互間のＤ
ＭＡ転送形態を示す図である。同図において、■はＤＳ
ＰＩ、■はＤＳＰ２、■はマルチパス・マスクをそれぞ
れ示し、点線の矢印はダミー転送を示している。

データの転送を行う場合、データを送る側で転送先を判
断してバスを制御するのは難しいので、取り敢えず何方
にも転送要求を出し、受は側で“機番”チエツクをして
、データを受は取るべきか否かを判断させている。“機
番”はＤＳＰＩ。

ＤＳＰ２．ホスト＠で予め固有の番号を決めておき、転
送する際に送ったアドレス情報の中の“機番情報”を照
合する。ＤＳＰＩ　（マイクロプロセッサ１１）に対し
ては機番１が設定され、ＤＳＰ２（マイクロプロセッサ
１２）に対しては機番２が設定され、マルチパス・マス
ク（ホスト計算機と同じ）に対しては仮想的に機番７が
設定されている。

ＤＭＡコントローラは、 （ａ）　　入力中の出力動作の割り込みの禁止（＊ΔＣ
Ｔ−・０のときｄｃＴを旧ｇｈに保持する）。

シ）マルチパス・マスタとＤＳＰＩ　（又はＤＳＰ２）
の両方からＤＳＰ２　（又はＤＳＰＩ）に対して入力要
求が生じた場合、ｉＴ又は本ＲＤコマンドとＤＳＰＩ　
（又はＤＳＰ２）からの傘ＤＡＩＦ（入力要求）の先着
優先により入力動作を順次実行する。

（Ｃ）マルチパス・マスクに対して、仮想的に機番“７
″を割り当て、データ転送シーケンス中に機番チエツク
を行わせることにより、第４図の各種パターンの転送を
可能にする。

等の処理を行っている。なお、マシンクロックは１６Ｍ
Ｉ（ｚであり、拡張メモリ・インタフェースとして低速
インタフェースを使用する。

第５図はＤＭＡコントローラのΔモード時の状態遷移を
示す図である。Ａモードとは、アドレス付きＤＭＡ読み
込みモードを表す。状態ＳＯにおいて＊ＲＤ・１．＊Ｗ
Ｔ＝１及び＊ＤＡＩＦ・１なっても、状態はＳＯのまま
である。状ａＳＯにおいて＊ＲＤ＝Ｏまたは１Ｔ＝０で
あり且つ＊ＤＡＩＦ・１になると、状態はＳＩＯに遷移
する。状態５１０において＊へＣＴ・１になっても状態
はＳ１０のままであり、寧ＡＣＴ・０になると状態は３
１１に遷移する。Ｓｌｌに遷移した後、クロックＣＫＩ
に同期してＳ１２．Ｓ１３．Ｓ１４．Ｓ１５．Ｓ１６と
遷移する。状態５１６においては＊ＡＣＴ−Ｏになって
も状態は変化せず、＊ａｃｒ＝ｉになるとＳ１７に遷移
する。状態Ｓ１７において水ＲＤ＝０または本ＷＴ＝０
になっても状態は変化せず、寧Ｒｎ＝ｉで且つｄＴ＝１
になると、状態はＳＯに遷移する。状態ＳＯにおいて柿
ＡＩＦ＝Ｏになると、状態はＳ２０に遷移する。状態Ｓ
２０において＊へＣＴ・１になっても状態は変化せず、
＊へＣＴ・０になると、状態はＳ２１に遷移する。状態
３２１において＊ＡＣＴ・０になっても状態は変化せ「
、橢ＣＴ・１になると状態はＳＯに遷移する。

Ａモードの各状態におけるＤＭＡコントローラからの信
号出力は、下記のようになる。

３Ｑ　：　ｄＩＦ。４．＊ＲＣＫ＝＝４．＊ＡＤＨＮＪ
、ｄＴＥＮ−１，＊ＡＣＫ−１．＊ＤＣＴ−１ Ｓ１０：様ＩＰ＝０．　＊Ｒ（Ｊ＝ｉ　、　ｄＤＨＮ＝
＊ＡｃＴ、　ＤＴＨＮ＝１−＾（Ｊ、、１゜ＩＤＡＣＴ
士１ ＄１１：　　＊へＩＦ＝Ｏ，本ＲＣＫ＝Ｏ，＊ＡＤＢＮ
＝０．＊ＤＴＥＮ＝１．＊八ＣＫ＝１　、ｄへＣＴ＝１ Ｓ１２：　傘＾ＩＦ＝０．＊ＲＣＫ＝ｌ、＊＾ＤＢＮ＝
Ｏ，＊ＤＴＨＮ・１．＊ＡＣＫ＝１．ｍｌ）ＣＴ−１ Ｓ１３：　　ＪＩＦ＝１．＊ＲＣＫ＝ｌ、傘ＡＤＥＮ＝
１．＊ＤＴＥＮ＝０．＊ＡＣに−Ｌ”。

ＡＣＴ＝１ ＄１４：　＊ＡＩＦ−Ｘ、＊Ｒ（Ｊ＝０．ｄＤＢＮ＝１
．＊ＤＴＥＮ＝０−ＡＣＸ＝１．＊ＤＡＣＴ＝１ Ｓ１５：　　＊ＡＩＦ＝１．＊ＲＣＫ＝１．本ＡＤＨＮ
＝１．ｄＴＥＮ＝ｏ、＊ＡＣＫ＝１．＊ＤＡＣＴ＝１ ３１６：　　率ＡＩＦ＝１．ｄＣＫ＝１．＊ＡＤＥト１
．＊ＤＴＥＮ＝１．傘ＡＣＫ＝１．＊ＤＡＣＴ＝Ｉ ＳＩＴ：　傘ＡＩＦ＝１．＊ＲＣＫ＝１．＊ＡＤＩＥＮ
＝１．＊ＤＴＥＮ＝１．＊ＡＣＫ−＊ＷＴ。

＊ＤＡＣＴ、ｌ ５２０：　　様ＩＦ＝＊ｆｌＡＩＦ、＊ＤＡＣＴ＝１．
＊ＲＣＫ−１−＾ＤＥＮ＝１．率ＤＴＥＮ、、１．＊Ａ
ＣＫ＝１ Ｓ２１：　　＊ＡＩＦ＝＊Ｄ＾ＩＦ、　＊ＤＡＣＴ−１
１１ＡＣＴ、　ｄｃに＝＊ＤＲＣに、＊ＡＴ）ＥＮ、−
１、＊ＤＴＢＮ工１．＊ＤＴＢＮ＝ｌ、＊八ＣＫＩへ１
第６図はＡモードのタイミング・チャー１・である。先
ず、マルチパスからＤＳＰＩ　（又はＤＳＰ２）にデー
タを転送する場合について説明する。

状態ＳＯにおいて＊！１１ｒ＝ｏになると、状態はＳＩ
Ｏに遷移する。なお、状Ｂ遷移はクロックＣＫＩ　（１
６ＫＩｌｚ）に同期して行われる。状ａｓｉｏにおいて
は、＊ＡＩＦ＝Ｏ。

＊Ｒ（Ｊ・１．＊＾ＤＥＮ・＊へＣＴ、　ＤＴＥＮ＝　
１　、　＊ＡＣＫ・ｌ、＊ＤＡＣＴ＝１になる。なお、
＊へＣＫはコマンドに対する応答（アクノリッジ）信号
である。状ｆｉｓ１０において＊＾ＣＴ＝０になると、
状態はＳｌｌに遷移する。状態Ｓｌｌにおいては、＊Ａ
ＩＦ＝Ｏ，＊ＲＣＫ＝０．寧ＡＤＥＮ＝０．＊ＤＴＥＮ
＝１．＊ＡＣＫ＝１．寧ＤＡＣＴ・１である。状態Ｓ１
１においてクロックＣＫＩが立ち上がると、状態はＳｌ
ｌから３１２に遷移する。

状態Ｓ１２においては、＊ＡＩＦ＝Ｏ，率ＲＣＫ＝１．
本ＡＤＥＮ＝０．率ＤＴＥＮ・１　、　＊ＡＣＫ＝　１
　、　＊ＤＡＣＴ＝　１である。状態Ｓ１２においてク
ロックＣＫＩが立ち上がると、状態は５１２から３１３
に遷移する。状態Ｓ１３においては、＊ＡＩＦ・１　、
　＊ＲＣＫ＝１．＊ΔＤＥＮ＝１．＊ＤＴＥＮ＝Ｏ，＊
ＡＣＫ＝１．＊ＤＡＣＴ＝１である。状態Ｓ１３におい
てクロックＣＫＩが立ち上がると、状態はＳ１３からＳ
１４に遷移する。状ａｓ１４においては、　＊ＡＩＦ＝
１１本ＲＣＫ・０１本ＡＤＥＮ＝１．＊ＤＴＥＮ・０．
寧ＡＣＫ＝１．＊ＤＡＣＴ＝１である。状態Ｓ１４にお
いてクロックＣＫＩが立ち上がると、状態はＳ１４から
３１５に遷移する。状ＬＱＳ１５においては、＊ＡＩＦ
＝１．　＊ＲＣＫ＝１．　＊へＤＥＮ＝　１　、　＊Ｄ
ＴＥＮ・０１本ＡＣＫ・１．寧ＤＡＣＴ・１である。状
態Ｓ１５におい”ＣクロックＣに１が立ち上がると、状
態は５１Ｇに遷移する。状態Ｓ１６においては、寧ＡＩ
Ｆ＝１．＊ＲＣＫ＝１．＊＾ＤＥＮ＝１、率ＤＴＥＮ＝
１．５ＡＣＫ・１９本１）ＡＣＴ・１である。状態Ｓ１
６において＊ＡＣＴ＝１になると、状態はＳ１６から３
１７に遷移する。状態Ｓ１７におし１ては、傘ＡＩＦ・
１　、　＊Ｒ（Ｊ・１９本八へＥＮ・１．傘ＤＴＢＮ−
１，寧ＡＣＫ＝ｋＷＴ、傘ＤＡＣＴ＝１である。状態Ｓ
１７において＊−丁・１になると、状態はＳ１７からＳ
Ｏに遷移する。

次に、ＤＳＰＩ（又はＤＳＰ２）からＤＳＰ２（ＤＳＰ
Ｉ）にデータを転送する場合について説明する。状態Ｓ
Ｏにおいて＊口ＡＩＦ・０になると、状態はＳＯからＳ
２０に遷移する。状態Ｓ２０においては、＊ＡＩＦ、寧
ＤＡＩＦ、寧ＤＡＣＴ＝１．＊ＲＣＫ＝１．＊ＡＤＢＮ
＝１．本ＤＴＥＮ＝１．ｍＡＣＫ＝　１である。状Ｂ５
２０において本ＡＣＴ・０になると、状態は５２０から
３２１に遷移する。状態Ｓ２１においては、＊ＡＩＦ＝
＊ＤＡＩＦ、＊ＤＡＣＴ＝＊＾ＣＴ、　＊ＲＣＫ＝＊Ｄ
ＲＣＫ、　＊＾ＤＥＮ＝１．＊ＤＴＢＮ＝１．＊ＤＴＥ
Ｎ＝１．＊ＡＣに・１である。状ｆｉｓ２１において＊
ＡＣＴ＝１になると、状態はＳ２１からＳＯに遷移する
。

第７図はＤＭＡコントローラのＩモード時の状態遷移を
示す図である。Ｉモードとは、アドレス付きＤＭＡ出力
モード（ＤＳＰのタイミング・クロックでデータ転送）
を意味している。状態ＳＯにおいて本＾０Ｆ−１又は＊
ＡＣＴ＝Ｏ又は本ＤＢＣＴ＝　１になっても、状態はＳ
Ｏのままである。状態ＳＯにおいて＊Ａｏｐ＝ｏ。

＊ＡＣＴ＝１及び＊ＤＢＣＴ・０になると、状態はＳＯ
からＳｌに遷移する。状態Ｓ１において、傘＾ＯＦ・１
又は本ＷＣＫ＝１になっても状態は炭化ぜず、ｄＯＦ＝
０．　ＪＣＫ−０及び本Ｕ８７であると、状態はＳｌか
ら３２に遷移する。なお、Ｕ　−（０１４，Ｄ１３．Ｄ
１２　）であり、機番を表す。状態Ｓ２ニオいて、＊＾
０Ｆ＝Ｏ又は＊ＷＣＫ＝１になっても状態は変化せず、
＊ＡＯＦ・１で且つｄｃＫ＝ｏであると、状態はＳ２か
ら３３に遷移する。状態Ｓ３においてクロックＣＫ２が
立ち上がると、状態はＳ４に遷移する。状態Ｓ４におい
て、＊ＲＤ・０になっても状態は変化せず、＊ＲＤ＝１
であると、状態はＳ４からＳＯに遷移する。状態Ｓ１に
おいて市Δ叶−０，＊ＷＣＫ・０及びＵ≠７になると、
状態はＳｌからＳｌｌに遷移する。状態ＳＩＸにおいて
、＊ＤＢＣＴ・０になっても状態は変化せず、＊ＤＢＣ
Ｔ・１であると、状態はＳ１１からＳＯに遷移する。

■モードの各状態におけるＤＭＡコントローラからの信
号出力は下記のようになる。

ＳＯｘ　　本ＢＣＴ＝１．＊０Ｃ＝１．本ＡＣＫ＝１．
本０ＡＯＦ＝本ＡＯＦｏｒＮＯＴ＊八ＣＴ。

本ＤＷＣＫ＝＊ＷＣＫ Ｓｌ：　ｄｃＴ＝ｏ、傘０ｃ＝１．＊八ＣＫ＝１．　ｍ
ｌ）ＡＯＦ＝＊ＡＯＦｏｒＮＯＴ＊ＡＣＴ、　＊ＤＷＣ
Ｋ＝＊Ｗ（Ｊ Ｓ２：　　峠ＣＴ＝Ｏ，本０Ｃ＝１．＊ＡＣに−１，＊
ＤＡＯＦ、、＊＾０ＦｏｒＮＯＴ様ＣＴ。

本ＤＷＣＫ、＊讐Ｃに Ｓ３：　　＊ＢＣＴ＝０．＊０Ｃ＝Ｏ，ｄｃＫ＝１．本
ＤＡＯＦ＝＊＾０ＦｏｒＮＯＴ＊ＡＣＴ。

＊ＤＷＣに＝＊ＷＣＫ Ｓ４：　　＊ＢＣＴ＝傘ＤＢＣＴ、傘０Ｃ＝ｄＤ、＊＾
ＣＫ＝＊ＲＤ、＊ＤＡＯＦ＝＊八叶０ｒＮＯＴ傘＾ＣＴ
、　＊ＤへＣＫ＝＊ＷＣＫＳ１１：　寧ＢＣＴ＝＊ＤＢ
ＣＴ、本ｏｃ、ｉ、＊＾ＣＫ＝１　、＊ＤＡＯＦ−傘Ａ
ＯＦｏｒＮＯＴ＊＾ＣＴ、＊Ｄ讐ＣＫ＝＊ＷｃＫ 第８図はＩモードのタイミング・チャートを示す図であ
る。なお、データを読み出す場合には、リード・コマン
ド発行側は、相手先のアドレスおよび機番をアドレス・
バス上に出力すると共に、送り先アドレスおよび機番を
示すデータをデータ・バス上に出力する。相手先は、ア
ドレスで指定されたデータを読み出し、読み出したデー
タをデータ・バス上に出力すると共に、先に受は取った
送り先アドレスおよび機番をアドレス・バス上に出力す
る。先ず、ＤＳＰＩ　（又はＤＳＰ２）からマルチパス
へのデータ転送について説明する。状態ＳＯにおいては
、ｄｃＴ＝　１　、　＊ＯＣ・ｌ、＊ＡＣＫ＝１．市Ｄ
ＡＯＦ＝ｌＡＯＦｏｒＮＯＴ峠ＣＴ、　＊ＤＷＣＫ＝＊
ＷＣＫである。状態ＳＯにおいて＊Ａｏｐ・転輸ＣＴ＝
１及び＊ＤＢＣＴ・０になると、状態はＳ。

からＳｌに遷移する。なお、状態遷移はクロック（Ｊ２
に同期して行われる。状ＢＳＩにおいてばｍＢｔ、ｒ・
０゜＊０Ｃ＝１．＊ＡＣＫ＝１．＊ＤＡＯＦ＝本ＡＯＦ
ｏｒＮＯＴ本ＡＣＴ　　、＊ＤＷＣＫ＝＊ＷＣＫである
。状態Ｓ１において、本ＡＯＦ・０．本ＷＣＫ・０及び
Ｕ＝７であると、状態はＳｌからＳ２に遷移する。状態
Ｓ２においては、ｄｃＴ・Ｏ，＊ＯＣ・１９本ＡＣＫ＝
　１　、本ＤＡＯＦ−寧ＡＯＦｏｒＮＯＴ＊ΔＣＴ、　
＊ＤＷＣＫ−＊ＷＣＫである。状態Ｓ２において本へ〇
Ｆ４１で且つ＊ｈｃＫ＝ｏであると、状態はＳ２から３
３に遷移する。状態Ｓ３においては＊ＢＣＴ＝Ｏ，＊０
Ｃ＝Ｏ，＊ＡＣＫ＝１゜本ＤＡＯＦ−本ＡＯＦｏｒＮＯ
Ｔ本ＡＣＴ、　＊ＤＷＣＫ＝＊ＷＣＫである。状態Ｓ３
においてクロックＣＫ２が立ち上がると、状態はＳ３か
ら８４に遷移する。状態Ｓ４においては、＊ＢＣＴ＝傘
ＤＢＣＴ、＊ＯＣ＝＊ＲＤ、＊＾ＣＫ＝＊ＲＤ、　市Ｄ
ＡＯＦ＝＊ＡＯＦｏｒＮＯＴ＊へＣＴ、木ＤＷＣＫ・ｄ
ｃＫである。状態Ｓ４において＊ＲＤ＝１になると、状
態はＳ４からＳＯに遷移する。

次に、ＤＳＰＩ（又はＤＳＰ２）からＤＳＰ２（ＤＳＰ
Ｉ）にデータを転送する場合について説明する。状態Ｓ
１において、＊ＡＯＦ＝Ｏ，＊ＷＣＫ・０及びＵ≠７で
あると、状態はＳｌからＳＩＸに遷移する。状ｆｉｓ１
１においては、峠ＣＴ＝＊ＤＢＣＴ、＊０Ｃ＝１．＊Ａ
ＣＫ＝１．＊ＤＡＯＦ＝峠０ＦｏｒＮＯＴ禰ＣＴ、　ｄ
Ｗ（Ｊ＝＊ＷＣＫである。状態ＳｌｌにおいてｄＢｃＴ
＝１になると、状態はＳｌｌからＳＯに遷移する。

第９図は本発明におけるマイクロプロセッサの処理手順
の概要を示す図である。上述のように、マイクロプロセ
ッサ１１はサーボ演算を行い、マイクロプロセッサ１２
は力制御演算を行う。マイクロプロセッサ１１とマイク
ロプロセッサ１２は、同一のサンプリング・クロックＳ
ＣＫで同期して動作するものとする。マイクロプロセッ
サ１１の処理手順について説明する。

■　サンプリング・クロックＳＣＫのトリガ発生をチエ
ツクし、サンプリング・タイミングならば、■の処理に
進む。

■　ＤＭＡ転送により１ステツプ前の関節指示速度■を
入力する。

■　関節角θを入力する。

■　ｅ＝ｒ−θに応じてサーボ演算を実行し、モータ駆
動力Ｕを更新する。

■　■で入力した・１ステツプ前の関節指示速度Ｖに応
じて目標位ｇｒを計算する。

■　■で入力した関節角θを次のサンプリング時の座標
変換のためにマイクロプロセッサ１２に送る。

■　ポスト計算機からのコマンドを解析する。

■　必要に応じて各コマンドを実行する。

次にマイクロプロセッサ１２の処理手順を説明する。

■　サンプリング・クロックＳＣＫのトリガ発生をチエ
ツクし、サンプリング・タイミングならば、■の処理に
進む。

■　センサー信号ＦＨを入力する。

■　センサー信号ｔ’Ｍを１ステツプ前の姿勢θをもと
に基準座標系の値ＦＲに変換する。

■　Ｆ　１１をホスト計算機から設定したＦ、１１と比
較し、Ｆ、＊　−Ｆ、ＲＦＲに応じて適当な補償演算を
行い、この結果を指示速度ｖ１１とする。

■　指示速度ｖ１を関節速度Ｖに変換し、次のサンプリ
ング時にマイクロプロセッサ１１側に渡す。

■、■　マイクロプロセッサ１１と同様にホスト・イン
タフェース処理を行う。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、力制
御系をサーボ制御部と力制御部に分離し７、並列処理を
行うことができ、力制御系全体の特性を向上させること
が出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図はマルチパスとＤＳＰ
間及びＤＳＰ相互間のインタフェースを示す図、第３図
はＤＭＡコントローラの入出力信号を示す図、第４図は
マルチパスとＤＳＰ間及びＤＳＰ相互間のＤＭＡ転送形
態を示す図、第５図はＤＭＡコントローラのＡモード時
の状態遷移を示す図、第６図はＡモード時のタイミング
・チャートを示す図、第７図はＤＭＡコントローラの■
モード時の状態遷移を示す図、第８図はＩモード時のタ
イミング・チャートを示す図、第９図は本発明における
マイクロプロセッサの処理手順の概要を示す図、第１０
図は力制御系の構成を示す図、第１１図は従来の力制御
系のハードウェア構成例を示す図である。 １１と１２・・・マイクロプロセッサ、１３と１４・・
・外部メモリ、１５と１６・・弓１０装置、１７と１８
・・・ローカル・バス、１９と２０・・・バス、２２・
・・ＤＭＡシーケンス制ｉ１！ｆｌＪ、２３・・・ホス
ト・インタフェース制御部、２４・・・ホスト計算機、
２５と２６・・・ＤＭＡコントローラ、２７ないし３４
・・・バス・バッファ、３５と３６・・・ボード。 特許出願人　　　富士通株式会社 代理人弁理士　　京　谷　四　部 −５−？　　　　　　　　　　　　　１０マルチノぐ又
ヒＤＳＰ間及７Ａ″ＤＳＰ浦互間のインクフエ一人第２
図 ＤＭＡコントローラの入８３カイ名号 第３図 ＊ＲＤ＝ｉ　ａｎｄ　＊ＷＴ＝１ ａｎｄ　＊ＤＡＩＦ＝　Ｏ ＤＭＡコントローラのＡＥ−ド＊ｔａ状渚しｉ邪第５図 ＊ＡＯＦ＝１　ｏｒ　＊ＡＣＴ＝０ ０「本ＤＢＣＴ−１ ＤＭＡコントローラのｌモー１′吟０伏肢Ａ４矛第７図 ７−□−−−−□ ■＠■［有］■　［有］■　Ｑ＠ ■■　（ト）■　（ト）［株］Ｕ ，） 口　　　　Ｉ 昌　甲

Claims (1)

1. 【特許請求の範囲】 内部にメモリを有すると共にＤＭＡ機能を持つ第１のマ
   イクロプロセッサ（１１）と、 内部にメモリを有すると共にＤＭＡ機能を持つ第２のマ
   イクロプロセッサ（１２）と、 第１のマイクロプロセッサ（１１）にローカル・バス（
   １７）を介して接続された外部メモリ（１３）および入
   出力装置（１５）と、 第２のマイクロプロセッサ（１２）にローカル・バス（
   １８）を介して接続された外部メモリ（１４）および入
   出力装置（１６）と、 ＤＭＡシーケンス制御部（２２）と、 ＤＭＡシーケンス制御部（２２）と第１のマイクロプロ
   セッサ（１１）とを接続するバス（１９）と、ＤＭＡシ
   ーケンス制御部（２２）と第２のマイクロプロセッサ（
   １２）とを接続するバス（２０）と、第１のマイクロプ
   ロセッサ（１１）および第２のマイクロプロセッサ（１
   ２）に対して同期クロックを印加する同期クロック源（
   ２１）と、 ホスト計算機（２４）と、 ホスト計算機（２４）のバスとマイクロプロセッサ側の
   ＤＭＡインタフェースとを接続するホスト・インタフェ
   ース制御部（２３）と、 を具備し、且つ 第１のマイロクプロセッサ（１１）と第２のマイクロプ
   ロセッサ（１２）間のＤＭＡ転送、ホスト計算機（２４
   ）と第１のマイクロプロセッサ（１１）間のＤＭＡ転送
   、ホスト計算機（２４）と第２のマイクロプロセッサ（
   １２）間のＤＭＡ転送のタイミングが重なった場合に、
   競合を回避する機能をＤＭＡシーケン制御部（２２）に
   持たせた ことを特徴とするディジタル制御装置。