JPH027472Y2 - - Google Patents

Info

Publication number
JPH027472Y2
JPH027472Y2 JP1980149431U JP14943180U JPH027472Y2 JP H027472 Y2 JPH027472 Y2 JP H027472Y2 JP 1980149431 U JP1980149431 U JP 1980149431U JP 14943180 U JP14943180 U JP 14943180U JP H027472 Y2 JPH027472 Y2 JP H027472Y2
Authority
JP
Japan
Prior art keywords
package
erom2
erom
cpu
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1980149431U
Other languages
English (en)
Other versions
JPS5771352U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP1980149431U priority Critical patent/JPH027472Y2/ja
Publication of JPS5771352U publication Critical patent/JPS5771352U/ja
Application granted granted Critical
Publication of JPH027472Y2 publication Critical patent/JPH027472Y2/ja
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device

Description

【考案の詳細な説明】 本考案は半導体装置、より詳しくは、2つの集
積回路を一緒に包含するパツケージにおいて、一
方の集積回路は取外すことができぬよう当該パツ
ケージに組込まれ、他方の集積回路を収めたパツ
ケージは前記パツケージに取外し可能に半田付け
された集積回路パツケージに関する。
例をマイクロコンピユータの構成にとると、そ
れは一般に、第1図に示される如き集積回路から
成る中央処理装置CPU1、第2図に示される如
き消去可能読出し専用メモリを内蔵するEROM
2、図示されない周辺機器およびインターフエイ
スから成り、これらがマイクロコンピユータの種
類に応じて適当に組合わされるが、CPU1と
EROM2とは通常同一回路基板上に組立てられ
る。
実際の使用において、CPU1は回路基板から
取外されることがないのに対し、EROM2はそ
の都度回路基板から取外し、それを例えば紫外線
に当ててメモリを消去し、新たなメモリを書込み
再度装着する必要がある。CPU1もEROM2も、
それぞれのピン11,21を半田付けによつて回
路基板に装着されているので、回路基板に熱風を
吹付けて半田を溶かし、EROM2を取外すとき、
CPU1のピン11の半田も溶け、半田を溶けた
まま放置することは好ましくないので、取外す必
要のないCPUも回路基板から取外さざるを得な
い。これは全く無駄なことであり、CPU1を再
度回路基板に装着するという余分な作業が必要に
なる。(なお、図示の実施例において、CPU1は
64ピン、EROM2は24ピンのパツケージである
が、図においてピンの実際の数は簡略化して示し
た。) 本考案は上述した従来技術の問題点の解決を目
的とし、これら2個の集積回路を1つのパツケー
ジに装着し、しかも、取外す必要のない集積回路
は取外し得ないようにツケージに組入れ、取外し
再装着されるべき集積回路パツケージは取外し可
能な如くに前記パツケージに半田付けし、実装密
度を従来のものに比べて2倍程度に向上させるも
のである。以下、本考案の実施例を添付図面を例
に参照して説明する。
第3図には本考案にかかる集積回路パツケージ
3が示され、このパツケージの片方内部には、
CPU1が、またパツケージの他方上にはEROM
2が装着されている。EROM2は半田4によつ
てパツケージ3の表面上に半田付けされている。
なお、ピン31はその数を簡略して示した。
パツケージ3の構造は第4図に断面で示され
る。図において、1′はマイクロコンピユータの
素子、2′はEROMの素子であり、5はワイヤで
ある。
かかる構造をとることによつて、パツケージ3
は42ピンで外部リードに接続可能であり、また、
実装密度は従来のデユアル・インライン・パツケ
ージ(DIP)に比べて2倍になることが判明し
た。
EROM2を取外したいときは、パツケージ3
の表面に熱風を吹付けて半田4を溶かし、
EROM2を除去する。CPU1は表面キヤツプ6
で保護されているから、熱風の影響は受けない。
かくして、本考案によるときは、 (1) 取外し再装着されるべきEROMのもみ取外
しが可能であり、 (2) EROM取外し時に他方のCPUが取外される
ことがなく、 (3) 実装密度は従来のDIPに比べて2倍である。
という効果を有するものである。
【図面の簡単な説明】
第1図と第2図は従来のCPUとEROMの一部
簡略化した斜視図、第3図は本考案にかかる集積
回路パツケージの一部簡略化した斜視図、第4図
は第3図のパツケージの断面図である。 1……CPU、2……EROM、3……集積回路
パツケージ、4……半田、5……ワイヤ、6……
キヤツプ、11,21,31……ピン。

Claims (1)

  1. 【実用新案登録請求の範囲】 パツケージ基体の表面に部分的に素子収容部が
    形成され、 該素子収容部にマイクロコンピユータ素子が収
    容され、 該素子収容部上に該マイクロコンピユータ素子
    を封止するキヤツプが形成され、 該基体表面に消去可能読出し専用メモリが半田
    付けで搭載されてなることを特徴とする半導体装
    置。
JP1980149431U 1980-10-20 1980-10-20 Expired JPH027472Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1980149431U JPH027472Y2 (ja) 1980-10-20 1980-10-20

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1980149431U JPH027472Y2 (ja) 1980-10-20 1980-10-20

Publications (2)

Publication Number Publication Date
JPS5771352U JPS5771352U (ja) 1982-04-30
JPH027472Y2 true JPH027472Y2 (ja) 1990-02-22

Family

ID=29508811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1980149431U Expired JPH027472Y2 (ja) 1980-10-20 1980-10-20

Country Status (1)

Country Link
JP (1) JPH027472Y2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58166755A (ja) * 1982-03-29 1983-10-01 Hitachi Ltd 回路アセンブリ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5196286A (ja) * 1975-01-14 1976-08-24
JPS5473570A (en) * 1977-11-25 1979-06-12 Seiko Epson Corp Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5196286A (ja) * 1975-01-14 1976-08-24
JPS5473570A (en) * 1977-11-25 1979-06-12 Seiko Epson Corp Semiconductor device

Also Published As

Publication number Publication date
JPS5771352U (ja) 1982-04-30

Similar Documents

Publication Publication Date Title
EP0333374A3 (en) Edge-mounted, surface-mount package for semiconductor integrated circuit devices
JPS6022538Y2 (ja) チツプ型ヒユ−ズ
JPH027472Y2 (ja)
JPS6087139U (ja) プリント基板の過電流保護装置
JPS5936268U (ja) 印刷配線板
JPH0645494A (ja) 半導体集積回路用パッケージ
JPS5844871U (ja) 配線基板
JPS619849U (ja) 回路基板
JPS62201941U (ja)
JPH09237701A (ja) 面実装型電子部品
JPS6037242U (ja) 混成集積回路
JPS614436U (ja) 半導体装置用パツケ−ジ
JPS5920641U (ja) 半導体装置
JPS5869983U (ja) 回路基板のパタ−ン構造
JPS6339944U (ja)
JPH0427595U (ja)
JPS59158336U (ja) 半導体装置
JPS59180449U (ja) 半導体装置
JPS5818346U (ja) Icパツケ−ジ
JPS59185851U (ja) 半導体集積回路装置
JPH01121945U (ja)
JPH0195744U (ja)
JPS58141544U (ja) パタ−ンヒユ−ズ
JPS5832657U (ja) 半導体装置
JPS60112089U (ja) 半導体装置用ソケツト