JPH0261737A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、記憶管理技術さらにはバッファ記憶装置の
制御方式に適用して特に有効な技術に関し１例えばバッ
ファ記憶方式を採用した情報処理システムにおけるキャ
ッシュメモリに利用して有効な技術に関する。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピュー
タにおいて、ダイナミックＲＡＭ等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。

キャッシュメモリは、マイクロプロセッサ−ユニット（
以下、ＭＰＵと称する）から出力されるアドレスによっ
てアクセスされ、所望のデータがキャッシュメモリ内に
あると、つまりキャッシュがヒツトすると、Ｍ　Ｐ　Ｕ
が直ちにデータを得ることができるため、システムのス
ループットが向上される。

キャッシュ・コントローラは、ＭＰＵから出力されるア
ドレスを内部のアドレス（タグ）と比較して、所望のデ
ータがキャッシュメモリにないと判定すると、ミスヒン
トを示す信号を出力する。

すると、ＭＰＵがメインメモリをアクセスしてメインメ
モリからデータを得るようになっている（日経マグロウ
ヒル社発行、「日経エレクトロニクスＪ　１９８７年１
１月１６日号、第１７０．１７０頁参照）。

［発明が解決しようとする課題］ 上記データ転送の単位は、１回に転送可能なデータ幅（
３２ビットマイコンで１ワードつまり４バイト単位）の
みの場合もあるし、それよりも大きく、例えば３２バイ
トのような単位（以下ブロック転送と称す）に設定され
ることもある。

従って、ブロック転送は複数回のデータ転送によって終
了する。しかるに、従来のキャッシュメモリにおいては
１ワ一ド分のバッファを介してメインメモリとの間のブ
ロック転送を行なっているにすぎなかった。そのため、
ブロック転送中データメモリ部がメインメモリによって
占有され、ＭＰＵがデータメモリ部内のデータが必要に
なっても読み出すことができず、転送が終了するまで待
たされることになり、システムのスループットが低下す
るという問題点があった。

そこで、キャッシュメモリの内部データバスとデータメ
モリ部との間に１ブロック分のデータを一度に格納可能
なデータバッファ（以下ブロックバッファと称する）を
設け、このブロックバッファとデータメモリ部との間の
データの転送をキャッシュメモリとメインメモリとの間
のデータの転送よりも大きな単位で行なうように構成し
ておき、ＭＰＵがデータメモリを使用していないときに
ブロックバッファのデータを一括してデータメモリへ転
送することでスループットを向上させる方式本発明者は
、そのような方式について更に検討した結果、ブロック
バッファをデュアルボー１・に構成し、かつブロックバ
ッファに対応して内部のデータが有効か否か示すフラグ
ビット群を設けることによって、ＭＰＵが要求するデー
タがブロックバッファ内にあるときは直ちにこれを読み
出せるようにして応答性を向上させることができること
を見出した。

しかも、上記フラグビットはブロックバッファ内のデー
タをデータメモリへ転送したときにクリアすることにな
るが、ブロックバッファからデータメモリへの転送はメ
インメモリからの転送よりもデータ幅が大きいので、上
記フラグビットは１ビットずつセットして複数ビット同
時にクリアできると更にＭＰＵの待ち時間を減らすこと
ができることを見出した。

しかるに、従来のデコーダ回路を使用したフラグビット
の選択方式では、上記のような単一ビットの選択と複数
ビットの選択を行なうことができない。

この発明の目的は、キャッシュメモリとメインメモリ間
のブロック転送中においてもＭＰＵによってデータメモ
リ部をアクセスできるようにするとともに、その際のＭ
ＰＵの待ち時間を減少させ、もってシステムのスループ
ットを向上させ得るようなキャッシュメモリを提供する
ことにある。

この発明の他の目的は、１ビット選択と複数ビット選択
の切換えを行なうことができるようなデコーダを提供す
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、キャッシュメモリの内部データバスとデータ
メモリ部との間に１ブロツク分のデータを一度に格納可
能なデータバッファを設け、このブロックバッファとデ
ータメモリ部との間のデータの転送をキャッシュメモリ
とメインメモリとの間のデータの転送よりも大きな単位
で行なうように構成するとともに、上記ブロックバッフ
ァに格納される各データに対応されデータの有効／無効
を示すフラグビット群を設け、ブロック転送の際は１ビ
ットずつフラグピッｈを選択し、ブロックバッファから
データメモリへの転送終了時には転送データ幅に応じて
複数のフラグピッ１−を同時に選択可能なデコーダを設
け、１ビットずつセットしたフラグを複数ビット同時に
クリアできるようにするものである。

［作用コ 上記した手段によれば、メインメモリへ転送すべきある
いはメインメモリから転送されてきたデータを１ブロツ
ク分まとめてブロックバッファ内に入れておくことによ
り、キャッシュメモリとメインメモリ間のブロック転送
中においてもＭＰＵによってデータメモリ部をアクセス
できるとともに、データ転送終了時にデコーダでブロッ
クバッファ内のデータの有効／無効を示す複数のフラグ
ビットを同時に選択することでフラグのクリアに要する
時間を短縮させてＭＰＵの待ち時間を減少させ、もって
システムのスルーブツトを向上させるという上記目的を
達成することができる。

［実施例］ 第１図には、本発明をキャッシュコントローラ内蔵のキ
ャッシュメモリに適用した場合の一実施例が、また第２
図にはこのキャッシュメモリを用いたマイクロプロセッ
サ−システムの構成例が示されている。

第１図のキャッシュメモリ１は、１チツプで構成され、
一つの半導体基板上にディレクトリメモリ１１とデータ
メモリ１２とＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙ　　
Ｕｓｃｄ）方式のブロック置換制御回路１３、タグ比較
器１４、書込み７１−レスおよび書込みデータを一時的
に保持するライトバッファ１５、およびこれらの回路を
制御するコントロールロジック１６等が形成されている
。

そして、このキャッシュメモリ１は第２図に示すように
メインメモリ３が接続されたメモリバス２１とＭ　Ｐ　
Ｕバス２２との間に接続される。この実施例では、上記
データメモリ１２と内部データバス１７ｂとの間に、例
えば１ブロツクが６４バイ１−で構成されているデータ
を格納可能なデュアルボー１−４１成のブロックバッフ
ァ１８が設けられている。

上記ディレクトリメモリ１１内には、データメモリ１２
の同一カラム位置に入っているデータのメインメモリ上
でのアドレスの上位１０数ビットがタグとして格納され
ている。ＭＰＵ２よりキャッシュメモリ１に与えられた
アドレスＡＤのうちカラムアドレス部ＣＬＭが、ディレ
クトリメモリ１１とデータメモリ１２のデコーダに供給
されると、各メモリの同一カラムからアドレスタグとデ
ータが同時に読み出される。このうちデータメモリ１２
からは１６バイトのデータが一度に読み出されるように
構成されており、読み出されたデータは一旦ブロックバ
ッファ１８に格納される。データメモリ１２とブロック
バッファ］８との間のデータ転送は特に制限されないが
、１６バイト単位で行なわれる。

一方、ディレクトリメモリ１１から読み出されたアドレ
スタグはタグ比較器１４に供給される。

このタグ比較器１４には、ＭＰＵ２から与えられたアド
レスＡＤのうちタグ部ＴＡＧのデータも供給されており
、ディレクトリメモリ１１から読み出されたタグと比較
し、一致（キャッシュヒラ１〜）または不一致（ミスヒ
ツト）を示す信号ＣＨが出力される。

ここでキャッシュがヒツトするとデータメモリ１２内の
対応するカラム位置から読み出されてブロックバッファ
１８に保持されている１６バイ１−のデータのうち、ア
ドレスの下位２ビットＡ。。

Ａ、により指定される１ワード（４バイト）のデータが
セレクタ１８ａによって選択され、データバス１７ｂを
介してＭＰＵへ供給される。一方。

ミスヒントが生じると、内部アドレスバス１７ａおよび
内部データバス１７ｂを介してＭＰＵバス２２とメモリ
バス２１とが接続され、ＭＰＵ２がメモリバス２１を使
用してメインメモリ３を直接アクセスするようになって
いる。また、データ書込みの際にミスヒツトが生じると
、ライトバッファ１５に保持されているアドレスとデー
タがメモリバス２１上に出力される。

このライトバッファ１５は、ブロック転送に必要な一連
のアドレスを次々と発生するアドレスカウンタの機能も
有している。

なお、第２図のシステムではメモリバス２１にＲＯＭ５
とＩ１０レジスタ６が、またシステムバスアダプタ７を
介して画像データ用フレームバッファ３１、ファイルコ
ントローラ３２およびＤＭＡコントローラ３３等が接続
されている。また、キャッシュメモリ１とメインメモリ
３との間のデータ転送を制御するため、メインストレー
ジコントロール回路４が設けられている。

さらに、この実施例のキャッシュメモリには、ブイレフ
１−リメモリ１１の各カラムごとに１ビットずつ、ＭＰ
Ｕが要求するデータがメインメモリからキャッシュメモ
リへブロック転送中であるか否か示す転送ビットＢＴが
設けられている。また。

ブロックバッファ１８内の各ワードＡ、Ｂ、Ｃ。

・・・・Ｐに対応してそのデータが有効か否か示すフラ
グビットａ、ｂ、ｃ、・・・・Ｐからなるステータスレ
ジスタ１９が設けられている。

上記転送ビットＢＴおよびフラグビットａ　−ｐの内容
はコントロールロジック１６によって監視され、データ
の転送制御に反映されるとともに、コントロールロジッ
ク１６がデータの流れに応じて上記転送ビットＢＴおよ
びステータスレジスタ１９の書換えを行なう。

具体的には、ＭＰＵから与えられたアドレスのタグ部の
比較の結果、キャツシュヒツトした場合には対応するカ
ラム位置のビットＢＴを調べて、ビットＢＴが０′″な
らば所望のデータがデータメモリ１２内にあるので、バ
ス２０を介してデータメモリ１２内のデータをデータバ
ス１７ｂ上へ出力し、キャツシュヒツト信号をＭＰＵへ
返す。

また、キャッシュがヒントしても転送ビットＢＴが′ｔ
　Ｉ　Ｈｒならば、所望のデータはブロックバッファ１
８内にあるので、ステータスレジスタ１９内のフラグビ
ットａ−ｐを調べて所望のワードデータが有効か否か知
り、フラグビットが′１″のときにはデータメモリ１２
内の所望のデータをセレクタ１８ａを介してデータバス
１７ｂ上へ出力し、キャツシュヒツト信号をＭＰＵへ返
す。フラグビットａ　’＝　ｐが“ＯＩＩのときは、メ
インメモリからのデータの転送によりフラグがＩＩ　Ｉ
　ＩＩになるまで待ち、Ｉｔ　Ｉ　ＩＩになった時点で
そのワードデータをデータバス１７ｂ上に出力してキャ
ツシュヒツト信号をＭＰｔＪに返し、ＭＰＵがそれを取
り込む。

これとともに、コントロールロジック１６は、ブロック
転送要因が発生すると先ずディレクトリメモリ１１内の
対応する転送ビットＢＴにｒｒ　ｌ　ｕを立ててからデ
ータの転送を開始し、その転送状態に応じてレジスタ１
９内の対応するフラグビットａ　”’＝　ｐの一つに１
”を立て、すべてのフラグビットがＩＩ　Ｉ　ＩＩにな
った時点でブロックバッファ１８内のデータを１６バイ
トずつデータメモリ１２またはメインメモリ３へ転送す
る。そして、転送が終了する度に、フラグビットａ−ｄ
、ｅ”ｈ。

１〜１またはｍ−Ｐおよびディレクトリメモリ１１内の
対応する転送ビットＢＴを′０″にクリアする。

このように、デコーダ１９ａがステータスレジスタ１９
内の選択ビット数の切り換えができるように構成されて
いる。そのため、上記実施例ではフラグビットａ　”　
ｐを有するステータスレジスタ１９は１ビットずつセッ
トして４ビット同時にクリアすることができる。

第３図には、フラグビットａ−ｐを有する上記ステータ
スレジスタ１９の構成が示されている。

フラグビットａ　”−ｐは各々セット・リセット型のフ
リップフロップＦＦ工〜ＦＦよ、によって構成され、セ
ット端子側に１／１６選択デコーダを構成するＮＡＮＤ
ゲートＧ工〜Ｇ１６が、またリセッ１へ端子側に４／１
６！ｌ択デコーダを構成するＮＡＮＤゲートＮ□〜Ｎ４
が接続されている。このうちＮＡＮＤゲートＧ□〜Ｇ□
６にはアドレスａ。、−〜８３１　ａ、が入力され、コ
ントロールロジック１６から出力されるブロック転送要
求信号ＢＲＴに基づいて、パリティエラー信号ｐｅがエ
ラーなしを示すハイレベルのときにセット信号Ｓを出力
する。また、４／１６選択デコーダを構成するＮＡＮＤ
ゲートＮ工〜Ｎ、は４つのフリップフロップに対応して
一つずつ設けられており、アドレスａｌｌ−と８３１　
ａ、が入力されて、ブロックバッファ１８からデータメ
モリ１２へのデータ転送終了を示す信号ＴＥに同期して
リセット信号Ｒを発生する。

さらに、４７１６選択デコーダを′構成するＮＡＮＤ／
７’−トＮ□〜Ｎ４とフリップフロップＦＦ□〜ＦＦ、
６との間には、電源投入時に全ピノ１−をクリアするた
め、ＮＡＮＤゲートＮ１〜Ｎ４の出力とイニシャライズ
信号ＩＮＴとを入力とするＮＡＮＤゲーｈＮ、、〜Ｎ１
４とインバータＩＮＶ、〜ＩＮＶ４が１妾読さ才してい
る。

なお、上記各フラグビットａ−Ｐを構成するフリップフ
ロップＦＦ□〜ＦＦ１．の内容は常時コントロールロジ
ック１６に供給され、監視されている。

従って、この実施例のキャッシュメモリでは。

メインメモリからブロックバッファ１８に対して１ワー
ドのデータが転送されて例えばＢの位置に格納されると
、ステータスレジスタ１９の１７１６選択デコーダＧ２
によってフリップフロップＦＦ２が選択され、そのデー
タにパリティエラーがなかった場合フラグビットｂにＩ
Ｉ　Ｉ　ＩＩがセットされる。そして、１ブロック分す
べてのデータがブロックバッファ１８に転送された後、
ＭＰＵがデータメモリ１２をアクセスしていないサイク
ルを利用してブロックバッファ１８からデータメモリ１
２へ１６バイト単位でデータが転送される。このとき、
同時にステータスレジスタ１９では、４／１６選択デコ
ーダＮ工〜Ｎ４のうち一つ（例えばＡ−Ｄのデータを転
送したときはデコーダＮ、）の出力信号が選択レベルに
され、４つのフリップフロップ（ＦＦ１〜Ｆ　Ｆ４）が
同時にリセットされ、フラグビットａ−ｐのうち４ビッ
ト（ａ　−ｄ　）が同時にクリアされる。従って、フラ
グビットを１ビットずつクリアする必要がなく、その分
ＭＰＵ待ち時間が短縮される。

以上説明したように上記実施例は、キャッシュメモリの
内部データバスとデータメモリ部との間に１ブロック分
のデータを一度に格納可能なデータバッファを設け、こ
のブロックバッファとデータメモリ部との間のデータの
転送をキャッシュメモリとメインメモリとの間のデータ
の転送よりも大きな単位で行なうように構成するととも
に、上記ブロックバッファに格納される各データに対応
されデータの有効／無効を示すフラグピッ１〜群を設け
、ブロック転送の際は１ビットずつフラグビットを選択
し、ブロックバッファからデータメモリへの転送終了時
には、転送データ幅に応じて複数のフラグビットを同時
に選択可能なデコーダを設け、１ビットずつセットした
フラグを複数ビット同時にクリアできるようにしたので
、メインメモリへ転送すべきあるいはメインメモリから
転送されてきたデータを１ブロック分まとめてブロック
バッファ内に入れておくことにより、キャッシュメモリ
とメインメモリ間のブロック転送中においてもＭＰＵに
よってデータメモリ部をアクセスできるとともに、ブロ
ックバッファ内のデータの有効／無効を示すフラグのク
リアに要する時間を短縮させてＭＰＵの待ち時間を減少
させ、もってシステムのスループットを向上させること
ができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、ブロックバッファ内のデータの有効／無効を示すフラ
グを１ビットずつセットし、複数ビット同時にクリアす
ることでＭ　Ｐ　Ｕの待ち時間を減らしているが、上記
フラグをブロック転送時のデータ（４バイト）ごとに１
ビットでなく、ブロックバッファからデータメモリへ転
送するデータ（１６バイト）ごとに１ビット設けておく
ことでフラグのクリアに要する時間を短縮させることも
可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュメモリに
適用したものについて説明したが、この発明はそれに限
定されず、通信用バッファメモリや画像用フィールドメ
モリその他のバレファ記憶装胃一般に利用することがで
きる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、キャッシュメモリとメインメモリ間のブロッ
ク転送中においてもＭＰＵによってデータアレイ部をア
クセスできるようにするとともに、その際のＭＰＵの待
ち時間を減少させ、もってシステムのスループットを向
上させることができる。

【図面の簡単な説明】

第１図は、本発明をキャッシュメモリに適用した場合の
一実施例を示すブロック図。 第２図は、そのキャッシュメモリを使用したマイクロプ
ロセッサ−システムの構成例を示すシステム構成図、 第３図はブロックバッファ内のデータの有効／無効を示
すフラグビットを構成するレジスタとそれを選択するデ
コーダの構成例を示す回路構成図である。 １・・・・キャッシュメモリ、２・・・・ＭＰＵ　（マ
イクロプロセッサ−ユニット）、３・・・・メインメモ
リ、１１・・・・ディレクトリメモリ、１２・・・・デ
ータメモリ、１４・・・・タグ比較器、１５・・・・ラ
イトバッファ、１７ａ・・・・内部アドレスバス、Ｌ７
ｂ・・・・内部データバス、１８・・・・ブロックバッ
ファ、１９・・・・レジスタ（フラグビット群とデコー
ダ）、２１・・・・メモリバス、２２・・・・ＭＰＵバ
ス、２３・・・・システ１１バス。 第１図 第 と 図 第 図 Ｔ

Claims (1)

1. 【特許請求の範囲】 １、アドレスタグが格納されるディレクトリメモリ部と
   、該ディレクトリメモリ部に格納されたアドレスタグに
   対応したデータが格納されるデータメモリ部とを備えた
   バッファ記憶装置において、上記データメモリ部と内部
   データバスとの間に、一連の動作で同時期に転送される
   １ブロック分のデータを一度に格納可能なデータバッフ
   ァを設け、このデータバッファと上記データメモリ部と
   の間のデータ転送を、データメモリ部とメインメモリと
   の間のデータの転送よりも大きな単位で行なうように構
   成するとともに、上記データバッファに格納される各デ
   ータに対応されデータの有効／無効を示すフラグビット
   群を設け、ブロック転送の際は１ビットずつフラグビッ
   トを選択し、ブロックバッファからデータメモリへの転
   送終了時には転送データ幅に応じて複数のフラグビット
   を同時に選択可能なデコーダを設けたことを特徴とする
   記憶装置。 ２、上記ディクトリメモリ部には、各アドレスタグごと
   に対応するデータがブロック転送中であるか否か示すビ
   ットを有していることを特徴とする請求項１記載の記憶
   装置。 ３、上記データバッファは、デュアルポートのレジスタ
   もしくはＲＡＭによって構成されていることを特徴とす
   る請求項１または請求項２記載の記憶装置。