JPH0254980B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） この発明は、時分割多重（Time Division
Multiple Access：以下TDMAという）通信方
式におけるようなバースト信号処理装置におい
て、バースト信号の受信状態を判定し、バースト
発信局に対し制御メツセージを送出するバースト
信号監視装置の改良に関する。

（従来技術と問題点） バースト信号処理を行なう方式の一例としての
TDMA通信方式では、多数局が同一搬送周波数
を時分割的に共有し、各局は、フレーム同期信号
に基づき、割り当て時間にのみ間欠的なバースト
信号を回線に送出することにより、各局からのバ
ースト信号は互いに重ならないように時間軸上で
多重されている。従つて、TDMA通信方式では、
参加局のうちの一局に時分割制御に障害が発生す
ると、その影響が、ただちに全局の通信に及ぶ可
能性がある。

このため、TDMA通信方式では、参加局が送
出するすべてのバースト信号の受信状態を常時監
視し、もしあらかじめ定められた時間軸上の位置
に受信されるべきバースト信号が受信されない期
間が続いた場合は、直ちにそのバースト信号を送
出する参加局に対し、受信局から、制御信号又は
制御メツセージを送出して、該バーストを制御す
る手段が不可欠である。

通常、この制御メツセージは、バースト信号内
のデータの一部として割り当てられたデイジタル
サービスチヤンネル（SCともいう）等を用いて
相手局に送信される。

また、上記バースト信号の監視は、参加局中
の、すべての局がお互いに相互監視を行なう場合
もあり、又は、全参加局の制御をつかさどる親局
が、その支配下の参加局の全バーストを集中監視
する場合もあるが、特に参加局の数が多いシステ
ムでは相互監視を行なうにしても、親局で集中監
視を行なうにしても、1TDMAフレーム中に受信
するバースト数が大量になり、監視装置の大容量
化、高速化が必須である。

以上は、方式の一例としてTDMA通信方式で、
制御メツセージの内容が警報信号の場合である
が、制御メツセージの内容は警報だけに限らな
い。

従来、このような監視装置としては第１図のよ
うな構成が代表的と考えられる。第１図は、
TDMA通信方式で、１フレーム中の受信バース
ト数がＮバーストの場合の一例である。

図中１―１〜１―Ｎはシフトレジスタ１〜シフ
トレジスタＮ、２は共通信号処理回路、３―１〜
３―Ｎはバースト１情報〜バーストＮ情報、４―
１〜４―Ｎはシフトクロツク１〜シフトクロツク
Ｎ、５は制御メツセージである。

シフトレジスタ１―１〜１―Ｎにはそれぞれ対
応するバースト情報３―１〜３―Ｎとシフトクロ
ツク４―１〜４―Ｎが独立に入力され、次回のバ
ースト情報とシフトクロツクが入力されるまで、
すなわち、1TDMAフレーム間だけシフトレジス
タ１―１〜１―Ｎ内で保持される。第２図ａに、
バースト情報の波形図の一例として、バースト情
報が８ビツトのバースト識別番号と、１ビツトの
バースト検出情報（バーストあり／なし）の計９
ビツトで構成される場合の例を示す。同図ｂはシ
フトクロツクの波形図である。第１図で共通信号
処理回路２は、上記シフトレジスタ１―１〜１―
Ｎに保持されたバースト情報を、順次取り込ん
で、バースト情報に含まれるバースト検出情報を
積算処理して、その結果、制御メツセージ発生の
条件に該当すると判定された場合は、制御メツセ
ージ５を作成して送出する。ところが、このよう
な構成では共通信号処理回路２が、並列に用意さ
れたシフトレジスタ１―１〜１―Ｎの内容を順次
取り込むため、共通信号処理回路２の処理時間と
シフトレジスタ１―１〜１―Ｎに情報が保持され
る時間の関係から実時間処理できるバースト数が
制限される。

つまり、処理すべきバースト数が多くなつて、
あるバーストの情報を共通信号処理回路２が取り
込んだのち、次回にそのバーストの情報を取り込
むまでの時間が、１つの情報がシフトレジスタに
保持される時間より長くなると、もはやすべての
情報を取り込むことができない。

制御メツセージは、通常、対象局の局番や、バ
ースト番号、制御情報の種別等の情報を含み、そ
の作成のための処理時間が長くかかる場合が多い
が、特に制御メツセージ発生の判定を行なう規則
が複雑であつたりすると更に長時間を要すること
になる。

このため、並列に用意されたシフトレジスタ１
―１〜１―Ｎに保持されたデータをすべてのバー
ストに渡つて、すべて使用して制御メツセージ送
出判定を行なおうとすれば扱えるバースト数は極
端に少なくなり、もし、それ以上のバーストを扱
おうとすれば、シフトレジスタ１―１〜１―Ｎに
保持されたデータを抜き取りで使用するサンプリ
ング処理をせざるをえない欠点があつた。また、
バースト情報保持のための回路を、バースト毎に
並列に用意する必要があるため、受信バースト数
が増加すると、回路素子もそれに伴なつて増加す
る欠点があつた。

以上の欠点から、従来の構成では、大容量バー
スト信号を扱う方式のバースト信号監視装置を実
現することは事実上困難である。

（発明の目的） 本発明は、上記従来技術の欠点を克服し、受信
バーストが多数になつても回路素子を著しく、増
加させることなく各バーストのバースト情報につ
いて高速実時間処理を行ない制御メツセージを送
出することのできる大容量バースト信号処理用バ
ースト信号監視装置を提供することを目的として
いる。

（発明の構成） 本発明は、上記の目的を達成するために次のよ
うな構成を有している。即ち、時分割多重通信シ
ステムの受信バースト信号の受信状態を常時監視
し、受信バースト信号の受信状態を判定した結果
によりバースト信号の発信局に対し、制御メツセ
ージを送出する機能を具備したバースト監視装置
であつて、各受信バースト信号のバースト状態を
検知してバースト状態信号を発生するバースト状
態検知手段と、該バースト状態検知手段からのバ
ースト状態信号と当該バーストの前回受信迄のバ
ースト状態の履歴を示すバースト履歴情報とから
最新のバースト状態情報を得ると共に制御メツセ
ージを発すべきか否かを判定したうえで必要な場
合に制御メツセージ発信要求信号を発生するバー
スト状態判定手段と、前記バースト状態情報を各
バーストに付与されたバースト識別番号を索引と
して記憶し次回の当該バースト受信時にバースト
履歴情報として読み出される高速記憶手段と、前
記バースト状態判定手段からの制御メツセージ発
信要求信号と当該バーストのバースト識別番号と
を一時記憶させておくメモリーバツフアーと、該
メモリーバツフアーから制御メツセージ発信要求
信号とバースト識別番号とを取り出して、当該バ
ースト状態に応じた制御メツセージを発生するメ
ツセージ処理部とからなる高速バースト信号監視
装置である。

本発明は、各バーストをバースト識別番号をア
ドレス情報として高速記憶手段の特定番地に割り
つけ、バースト受信のたびに該バーストの履歴情
報を高速記憶手段から読み出し、今回受信時のバ
ースト状態信号によつてバースト情報を更新して
制御メツセージ発生に該当するか否かの判定を行
ない、更新された情報を最新のバースト状態情報
として再び高速記憶手段に記憶させる動作を高速
でくり返し、すべての受信状態情報を欠くことな
く各バースト毎に積算処理して制御メツセージの
発生の要否を判定するが、大容量バースト信号処
理の場合は、制御メツセージ受信要求信号の発生
頻度が、最終的に制御メツセージを作成して送出
するメツセージ処理部の信号処理速度を上回る場
合があるため、これを解決する手段として、メモ
リーバツフアに制御メツセージ発信要求信号を一
時たくわえて、バースト状態判定手段等の高速デ
ータ処理部分とメツセージ処理部等の低速データ
処理部分間のデータ速度変換を行なつている。こ
のため従来技術のように、シフトレジスタの保持
時間による制約のため状態判定を受けられず制御
メツセージを出せないというようなバーストが生
じることはない。

以下本発明の構成を図面に基づいて説明する。
第３図は本発明の構成を示すブロツク図である図
中６は高速記憶手段、７はバースト状態判定手
段、８はメモリーバツフアー、９はメツセージ処
理部、１０はバースト識別番号、１１はバースト
履歴情報、１２はバースト状態情報、１３はバー
スト状態信号、１４は制御メツセージ、１５はバ
ースト状態検知手段、１６は受信バースト信号で
ある。１７は制御メツセージ発信要求信号であ
る。

高速記憶手段６は、バースト識別番号１０をア
ドレス情報として、バースト状態判定手段７で更
新されたバースト状態情報１２を記憶する。バー
スト状態判定手段７は、高速記憶手段６から、該
バーストのバースト履歴情報１１を読み出し、最
新のバースト状態信号１３によつてバースト履歴
情報１１を更新し、もし、その結果制御メツセー
ジ発生に該当すると判定されれば書き込みパルス
を発生してメモリーバツフアー８に制御メツセー
ジ発信対象局の局番号等の制御メツセージ発信要
求信号１７を書き込む。一方、更新されたバース
ト状態情報１２は、再び高速記憶手段６へ書き込
まれて記憶される。

メツセージ処理部９は、入力可能な状態の時
は、メモリーバツフアー８が空かどうかを周期的
にチエツクして、もしメモリーバツフアー８が空
でない場合は、メモリーバツフアー８に貯えられ
ている制御メツセージ発信要求信号１７を読み出
して、制御メツセージ１４を作成して送出する。

第４図は、入力信号波形の一例で、同図ａはバ
ースト識別番号１０を示す。これはフレームのど
の位置にどのバーストが割り当てられるかを決め
る回線パターンに基づいてバースト信号処理装置
内で内部処理の目的で付与される識別番号で、そ
の一例として、８ビツトの局番号と、その局が発
生する何番目のバーストであるかを示す４ビツト
のバースト番号によつて構成される例を示してい
る。同図ｂはバースト状態信号１３の波形で、例
えば、信号のあるタイミングでのレベルがハイレ
ベルの時はバーストあり、ロウレベルの時はバー
ストなしのような形でバースト状態の更新に使わ
れる。

第５図に、TDMA通信方式に使用される本発
明の一実施例として、バーストが検出されない状
態がＫフレーム続いたら、制御メツセージとして
警報メツセージを送出する場合を想定して、実際
の回路素子を使つて本発明を実施した例を示す。

図中３６，３７はシフトレジスタ（74LS164
等）で、３６はバースト識別番号をシフトクロツ
クでシフトして高速記憶手段であるランダムアク
セスメモリー（以下RAMという）３６のアドレ
スとして与える。シフトレジスタ３７はバースト
タイミング信号をシフトして、タイミング１〜５
の内部処理タイミング用パルスを成生する。４０
は、双方向のバスドライバ（74LS240等）で、
RAM３８の入出力のデータラインが分離されて
いる場合は不要である。バースト状態判定部３９
の回路として１８はバーストミスの連続フレーム
数をカウントするカウンター（74LS163等）、１
９，２０はフリツプフロツプ（74LS74A等）、２
１〜２６はANDゲート、２７，２８はインバー
タ、２９〜３１はORゲート、３２は先発優先型
（以下FIFOという）メモリーである。

メツセージ処理部としては、マイクロプロセツ
サ３３を想定して入出力ポート３４と出力ポート
３５でデータの入出力を行なう例が示してある。

内部処理は上記タイミングパルス１〜５のタイ
ミングに従つて、第６図のような順序で行なわれ
る。第６図に示されるように、RAM３８は、
WE（WRITE ENABLE）信号の極性によつてタ
イミング１〜４の期間は読み出し、タイミング５
の期間は書き込みモードに設定され、双方向バス
ドライバー４０は、RAM３８の読み出し／書き
込みのモードに対応してデータの導通方向を制御
する。

バースト識別番号が、シフトレジスタ３６でラ
ツチされて、RAM３８のアドレスとして与えら
れると、RAM３８のデータ出力端Ｄには該バー
ストの履歴情報が読み出される。今の場合、履歴
情報は、カウンター１８の前回の値とフリツプフ
ロツプ（（以下Ｆ／Ｆという）１９のステータス
であり、この前回までの履歴情報はタイミング１
で、それぞれカウンター１８、Ｆ／Ｆ１９にセツ
トされる。一方、今回のバースト状態信号は、
Ｆ／Ｆ２０でバーストタイミング信号によつてラ
ツチされて、タイミング２でカウンター１８に反
映され、もし今回が「バーストあり」ならカウン
ター１８をクリアし、またもし今回が「バースト
なし」ならカウンター１８のカウンター値を１つ
増す。

カウンター出力はタイミング３でＦ／Ｆ１９の
セツトＳ端子に入力され、もしカウンター値がＫ
になるとＦ／Ｆ１９をセツトし、Ｋ以下ならＦ／
Ｆ１９のＱ端子出力は変わらない。Ｆ／Ｆ１９の
Ｑ端子出力は、タイミング４とFIFOメモリー３
２の入力可能を表わす信号（INPUT READY：
IR）でANDされてFIFOメモリー３２への書き
込みパルスとなり、もしFIFOメモリー３２が入
力可能（FIFOメモリー３２がいつぱいになつて
いない場合）でＦ／Ｆ１９のＱ端子出力がハイレ
ベルならその時のバースト識別番号が警報発生情
報として書き込まれる。ひき続き、タイミング５
でカウンター１８とＦ／Ｆ１９のＱ端子出力のス
テータスは再びRAM３８に最新の履歴として書
き込まれ、次回のバースト受信時に再び読み出さ
れて同じ過程をくり返す。

もしＦ／Ｆ１９のＱ端子出力が警報発生を表わ
すハイレベルでも、その時FIFOメモリー３２が
いつぱいでIR端子が入力不可能を示すロウレベ
ルの時は、Ｆ／Ｆ１９のＱ端子出力は、リセツト
されないまま、タイミング５でRAM３８に書き
込まれるので、次にFIFOメモリー３２の入力可
能の状態になつて警報情報が書き込まれてＦ／Ｆ
１９がリセツトされるまでＦ／Ｆ１９のＱ端子出
力は毎回保存される。。

マイクロプロセツサ３３は、処理中でなく入力
可能の状態のときは、周期的にFIFOメモリー３
２の出力可能を表わす信号（OUTPUT
READY：OR）をチエツクして、もしFIFOメモ
リー３２のOR端子が、出力可能（FIFOメモリ
ー３２が空でない状態）を示すハイレベルなら、
入出力ポート３４から読み出しパルスを発生して
FIFOメモリー３２に記憶されている警報発生情
報を取り込んで、警報発生対象局に対する情報を
知る。マイクロプロセツサ３３は、この情報に基
づいて警報メツセージを作成し、出力ポート３５
から警報メツセージを送出する。１つのバースト
について警報メツセージ処理が終了したら再び
FIFOメモリー３２のOR端子をチエツクする。

FIFOメモリー３２は、メツセージ送出要求の
発生の順番を保存したまま制御メツセージを送出
する目的で使用されているが、メモリーバツフア
ーとしては、先発優先型（FIFO）のみが使用さ
れるとは限らない。また、上記の例は、制御メツ
セージ発生判定条件、制御メツセージの用途、内
部タイミングについても特定したほんの一例であ
り、更に複雑な制御メツセージ発生条件に対して
も同様な構成で実現できることは明らかである。

（発明の効果） 以上説明したように、本発明においては、高速
でバースト状態を判定する手段と判定結果を記憶
しておく高速記憶手段を有し、バースト状態判定
手段からの制御メツセージ発信要求信号をメツセ
ージ処理部へ送る前に一時記憶させておくメモリ
ーバツフアーを有しているために、従来技術にお
けるようにシフトレジスタの保持時間が１フレー
ム時間であるために、共通信号処理回路での処理
時間が長くかかると総てのバーストについては処
理し切れなくなるというような欠点は全く解消さ
れ、扱うバースト数が増えても、高速メモリーの
アドレス、データのビツト数の許容範囲内であれ
ば、回路素子を増やすことなく対応できるなどの
効果を発揮するものである。

【図面の簡単な説明】

第１図は、従来装置の構成を示すブロツク図、
第２図は、第１図の主要信号の波形図、第３図
は、本発明の構成を示すブロツク図、第４図は、
第３図の主要信号の波形図、第５図は、本発明の
一実施例の回路図、第６図は、第５図の回路にお
ける主要信号を示すタイムチヤート。 １―１〜１―Ｎ……シフトレジスタ１〜Ｎ、２
……共通信号処理回路、３―１〜３―Ｎ……バー
スト情報１〜Ｎ、４―１〜４―Ｎ……シフトクロ
ツク１〜Ｎ、５……制御メツセージ、６……高速
記憶手段、７……バースト状態判定手段、８……
メモリーバツフアー、９……メツセージ処理部、
１０……バースト識別番号、１１……バースト履
歴情報、１２……バースト状態情報、１３……バ
ースト状態信号、１４……制御メツセージ、１５
……バースト状態検知手段、１６……受信バース
ト信号、１７……制御メツセージ発信要求信号、
１８……カウンター、１９，２０……フリツプフ
ロツプ、２１〜２６……ANDゲート、２７，２
８……インバータ、２９〜３１……ORゲート、
３２……先発優先型（FIFO）メモリー、３３…
…マイクロプロセツサ、３４……入出力ポート、
３５……出力ポート、３６，３７……シフトレジ
スタ、３８……RAM、３９……バースト状態判
定部、４０……双方向バスドライバ。

Claims (1)

【特許請求の範囲】
1. １ 時分割多重通信システムの受信バースト信号
   の受信状態を常時監視し、受信バースト信号の受
   信状態を判定した結果によりバースト信号の発信
   局に対し、制御メツセージを送出する機能を具備
   したバースト監視装置であつて、各受信バースト
   信号のバースト状態を検知してバースト状態信号
   を発生するバースト状態検知手段と、該バースト
   状態検知手段からのバースト状態信号と当該バー
   ストの前回受信迄のバースト状態の履歴を示すバ
   ースト履歴情報とから最新のバースト状態情報を
   得ると共に制御メツセージを発すべきか否かを判
   定したうえで必要な場合に制御メツセージ発信要
   求信号を発生するバースト状態判定手段と、前記
   バースト状態情報を各バーストに付与されたバー
   スト識別番号を索引として記憶し次回の当該バー
   スト受信時にバースト履歴情報として読み出され
   る高速記憶手段と、前記バースト状態判定手段か
   らの制御メツセージ発信要求信号と当該バースト
   のバースト識別番号とを一時記憶させておくメモ
   リーバツフアーと、該メモリーバツフアーから制
   御メツセージ発信要求信号とバースト識別番号と
   を取り出して、当該バースト状態に応じた制御メ
   ツセージを発生するメツセージ処理部とからなる
   高速バースト信号監視装置。