SU1418792A1

SU1418792A1 - Устройство дл передачи цифровой информации

Info

Publication number: SU1418792A1
Application number: SU874183163A
Authority: SU
Inventors: Валентин Иванович Бабанин; Виктор Алексеевич Рохманов; Вячеслав Васильевич Овчинников; Григорий Викторович Виноградов; Валентин Евгеньевич Колесниченко; Владимир Леонидович Комов
Original assignee: Предприятие П/Я В-2942
Priority date: 1987-01-19
Filing date: 1987-01-19
Publication date: 1988-08-23

Abstract

Изобретение относитс к автоматике, касаетс ,в частности, передачи цифровой информации, и предназначено дл передачи цифровых сообщений от рассредоточенных объектов, от которых информаци может передаватьс по любому из заданного числа каналов. Целью изобретени вл етс повышение быстродействи устройства. Дл достижени цели в устройство введены элемент ИЛИ 11, второй элемент 12 задержки , распределитель 17 импульсов, матричный коммутатор 14, группа 15 компараторов . Использование данного устройства обеспечивает автономность процесса сбора информации о степени загруженности выходных каналов от процесса поступлени требований на передачу от источников информации и исключение временных затрат на определение наименее загруженного выходного канала. 1 ил.

Description

(Л

00

Х)

ГчЭ

ГЖ1

Изобретение относитс к автоматике, в частности к передаче информации, и мо- |кет быть использовано дл передачи цифровых сообщений от территориально уда- Ленных или большого числа малоактивных локализованных источников, информаци от которых может передаватьс по любому из заданного множества выходных каналов.

Целью изобретени вл етс увеличение быстродействи устройства за счет полного

та 8 задержки поступает на первый управл ющий вход коммутатора 3 и на входы источников I. Элемент 8 служит дл задержки сигнала на врем , необходимое дл срабатывани вход щих в устройство элементов.

При получении своего адреса, что вл етс по существу разрещением на передачу , источник блокирует работу генератора 2 и через заранее заданный промеk определением наименее загруженного кана- iia, путем организации автономного сбора Информации о степени загруженности выход- йых каналов, не завис щего от процесса поступлени цифровых сообщений. ; На чертеже приведена структурна схема устройства дл передачи цифровой информации .

; Устройство содержит источники 1 информации , генераторы 2 адреса, первый комму15

iin „

исключени временных затрат, св занных жуток времени, необходимый дл установлени соединени с соответствующим выходным каналом, считывает информацию в один из блоков 4 буферной пам ти.

Если на вход дещифратора 10 поступает искаженный адрес, то ни на одном из его выходов сигнала не будет и соответственно никаких управл ющих воздействий не вырабатываетс , т. е. ни один из источников 1 не получает разрещени на передачу. В этом случае работа генератор 3, блоки 4 буферной пам ти, счет- 20 ратора 2 адреса не блокируетс , и он че- ики 5, первый 6 и второй 7 ключи, рез определенное врем повторно считыва- ервый элемент 8 задержки, триггер 9, де- ет адрес в общий канал. Шифратор 10 адреса, элемент ИЛИ 11, вто-Импульс с выхода дещифратора 10 после

рой элемент 12 задержки, группу элемен- задержки в элементе 12 поступает на вто- тов 13 задержки, второй коммутатор 14, рой вход триггера 9, который переводит клю- группу компараторов 15, генератор 16 так- чи 6 и 7 в исходное состо ние: ключ 6 товых импульсов, распределитель 17 импульсов . Каждый блок 4 св зан с соответствующим выходным каналом посредством модул тора и передатчика (не показаны). В устройстве реализуетс принцип свободного доступа адресных сигналов, формируемых генераторами 2, к общей щине. Как и в известном устройстве защита от ложного срабатывани устройства при искажении адреса вследствие наложени двух

или более адресов в общем канале осу- jc при которой обращение к компаратору 15 ществл етс с помощью дещифратора 10 ад- производитс в тот момент, когда в нем

еще происходит процесс сравнени двух двоичных чисел. Врем задержки в элементе 13 должно быть больще времени

30

открыт, ключ 7 закрыт. Врем задержки в элементе 12 должно быть больще времени реакции устройства на поступающие запросы, т. е. суммарного времени задержки в элементе 13, времени срабатывани коммутатора 3 и времени передачи информации из источника 1 в блок 4 буферной пам ти.

Введение элементов 13 задержки вызвано необходимостью устранени такой ситуации,

ipeca. Дещифратор 10 представл ет собой п :параллельных ветвей, кажда из которых 1СОСТОИТ из последовательно включенных двоичного фильтра, ограничител и формировател импульса.

Устройство работает следующим образом. Источник 1 при наличии в нем подлежащей передаче информации с управл ющего выхода подает управл ющий сигнал на вход

40

срабатывани компаратора 15, при этом

управл ющий импульс на считывание поступает от дещифратора 10 на управл ющий вход компаратора 15 после окончани процесса сравнени .

Генератор 11 управл ет работой расгенератора 2 адреса, который считывает .с. пределител 17, который под его воздейст- адрес источника 1 в общий канал. Если вием вырабатывает сигналы управлени дл ключ 6 открыт, этот адрес поступает на считывани показаний реверсивных счетчи- входы дещифратора 10 адреса и элемента 8 ков 5. Эти счетчики контролируют текущую задержки. При наличии на входе дещифра- длину очереди сообщений, ожидающих пе- тора 10 неискаженного адреса на соот- редачи в соответствующих блоках 4. При ветствующем его (дешифратора 10) выходе, о поступлении сообщени на вход блока 4 общее число которых равно числу источ- на первый управл ющий вход соответствую- ников 1, по вл етс импульс. Этот импульсщего счетчика 5 поступает управл ющий

поступает на вход соответствующего эле- импульс и его показание увеличивает на мента 13 задержки и на первый вход единицу, а при выводе сообщени кз триггера 9, который при этом закрывает ка 4 управл ющий сигнал поступает на ключ 6, преп тству тем самым прохож- 55 второй управл ющий вход счетчика 5 и его дению через него адресов от других ис- показание уменьшаетс на единицу. При точников 1, и открывает ключ 7, через поступлении сигнала считывани от рас- который адрес после прохождени элемен- пределител 17 из соответствующего счетта 8 задержки поступает на первый управл ющий вход коммутатора 3 и на входы источников I. Элемент 8 служит дл задержки сигнала на врем , необходимое дл срабатывани вход щих в устройство элементов.

При получении своего адреса, что вл етс по существу разрещением на передачу , источник блокирует работу генератора 2 и через заранее заданный проме „

задержки в элементе 12 поступает на вто- рой вход триггера 9, который переводит клю- чи 6 и 7 в исходное состо ние: ключ 6

при которой обращение к компаратору 15 производитс в тот момент, когда в нем

срабатывани компаратора 15, при этом

чика 5 считываетс информационна посылка , содержаща адресную часть, котора соответствует адресу данного счетчика 5 и св занного с ним блока 4 буферной пам ти , и информационную часть, представ- л ющую собой выраженное в двоичной форме содержимое данного счетчика 5. Эта посылка поступает далее на соответствующий вход компаратора 14.

Алгоритм работы цифрового компаратора 15 следующий. Поступающее на вход ком- паратора 15 двоичное число, которым в данном случае вл етс информационна часть посылки счетчика 5, сравниваетс с другим двоичным числом, которое было признано

соответствуюиим информационным входам коммутатора, выходы которого соединены с входами соответствующих блоков буферной пам ти, первые выходы которых вл ютс выходами устройства, вторые и третьи выходы блоков буферной пам ти соединены соответственно с первыми и вторыми входами соответствующих счетчиков, вторые выходы источников информации через соответствующие генераторы адреса подключены к информационному входу первого ключа, выход которого соединен с входом дешифратора и через первый элемент задержки с информационным входом второго ключа, выход которого соединен с входами источника инфорнаименьшим на предыдущем такте работы 15 „ации и первым управл ющим входом ком- компаратора 15. Если поступивщее двоичное число больше или равно ранее записанному , то содержимое компаратора 15 не измен етс , в противном случае вместо старого минимального двоичного числа запи-ШРРГ

сываетс новое. Под воздействием управл ю- 20 „„.„...„й

щего сигнала, поступающего от дешифратора 10 адреса, считываетс только адрес наименьшего двоичного числа, который поступает на второй управл ющий вход коммутатора 3.

Таким образом, на управл ющие входы коммутатора 3 поданы как адрес источника 1, затребовавшего канал св зи, так и адрес наименее загруженного (или одного из наименее загруженных) канала. После срабатывани коммутатора 3 сообщение ис- 30 точника 1 переписываетс в соответствующий данному каналу блок 4 буферной пам ти .

мутатора, триггер, первый и второй выходы которого подключены к управл ющим входам первого и второго ключей соответственно , генератор тактовых импульсов, отличаю- с целью повыщени

быстродействи устройства, в него введены матричный коммутатор, группа элементов задержки, группа компараторов, второй элемент задержки, элемент ИЛИ, распределитель импульсов, выходы которого 25 подключены к третьим входам счетчиков, выходы которых соединены с входами матричного коммутатора, выходы которого подключены к первым входам компараторов группы, выходы которых объединены и подключены к второму управл ющему входу компаратора, выход генератора тактовых импульсов соединен с входом распределител импульсов, выходы дешифратора адреса соединены с соответствующими входами элемента ИЛИ и через соответствующие элементы задержки группы с вторыми входами соответствующих компараторов, выход элемента ИЛИ соединен с первым входом и через второй элемент задержки с вторым входом триггера.

Claims

Формула изобретени

Устройство дл передачи цифровой информации , содержащее источники информации , первые выходы которых подключены к

соответствуюиим информационным входам коммутатора, выходы которого соединены с входами соответствующих блоков буферной пам ти, первые выходы которых вл ютс выходами устройства, вторые и третьи выходы блоков буферной пам ти соединены соответственно с первыми и вторыми входами соответствующих счетчиков, вторые выходы источников информации через соответствующие генераторы адреса подключены к информационному входу первого ключа, выход которого соединен с входом дешифратора и через первый элемент задержки с информационным входом второго ключа, выход которого соединен с входами источника инфор„ации и первым управл ющим входом ком- ШРРГ

5 „ации и первым управл ющим входом ком- ШРРГ

0 „„.„...„й

0

мутатора, триггер, первый и второй выходы которого подключены к управл ющим входам первого и второго ключей соответственно , генератор тактовых импульсов, отличаю- с целью повыщени

быстродействи устройства, в него введены матричный коммутатор, группа элементов задержки, группа компараторов, второй элемент задержки, элемент ИЛИ, распределитель импульсов, выходы которого 5 подключены к третьим входам счетчиков, выходы которых соединены с входами матричного коммутатора, выходы которого подключены к первым входам компараторов группы, выходы которых объединены и подключены к второму управл ющему входу компаратора, выход генератора тактовых импульсов соединен с входом распределител импульсов, выходы дешифратора адреса соединены с соответствующими входами элемента ИЛИ и через соответствующие элементы задержки группы с вторыми входами соответствующих компараторов, выход элемента ИЛИ соединен с первым входом и через второй элемент задержки с вторым входом триггера.

5