JPH02541A - イメージデータワードをアセンブルするための装置 - Google Patents

イメージデータワードをアセンブルするための装置

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JPH02541A
JPH02541A JP63254673A JP25467388A JPH02541A JP H02541 A JPH02541 A JP H02541A JP 63254673 A JP63254673 A JP 63254673A JP 25467388 A JP25467388 A JP 25467388A JP H02541 A JPH02541 A JP H02541A
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Shinkyo Kaku
シンキョー・カク
Chung-Li Yu
チャン・リィ・ユー
Greg W Barr
グレグ・ダブリュ・バー
Steven Gary
スティーブン・ガリィ
David R Staab
デイビット・アール・スターブ
George W Li
ジョージ・ダブリュ・リィ
Anan Nagarajan
アーナン・ナガラージャン
Shabbir M Latif
シャビール・エム・ラティフ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 Ｃ発明の分野］ この発明はレーザプリンタあるいはその他のスキャニン
グデバイスなどの、ビットマツプスキャニングデバイス
のためにデータをアセンブリするｊニめの装置を１是１
枕する。
［関連技術の説明］ レーザプリンタのようなビットマップスキャニングデ・
くイスは、イメージの２次元の要素ごとのマツプを規定
することによって、データを、たとえばプリントあるい
はデイスプレィのために、処理する。典型的には、この
種のスキャニングデバイスは、イメージか画素の複数の
ラインによって１見定され、かつ−時１こ１ラインがス
キャンされるラスクスキャニングフォーマットを用いる
。データはこのラインごとのフォーマットに従ってアセ
ンブルされかつ、ラスクスキャニングデバイスに供給さ
れねばならない。
スキャニングプリンタ制御器によってアセンブリされる
べきデータは、フォントライブラリあるいはシステムメ
モリ記憶グラフィックなどの、様々な位置にワードでス
トアされる。このデータは、スキャニングデバイスに供
給される前に、ビデオバッファとして知られるバッファ
内のビット境界上にビットマツプでアセンブリされねば
ならない。
÷このアセンブリされたデータは次に連続化されラスク
スキャナに合わせて出力されねばならない。
先行技術においては、様々な記憶装置からのデータをビ
デオバッファにアセンブルし、次にビデオバッファ内の
データをスキャニングデバイスへの出力のために連続化
するプロセスは実質的プログラミングおよびハードウェ
ア資源を必要とした。
このデータアセンブリのための従来の制御器は、補足機
能を提１」（する個々の論理を伴なう汎用マイクロプロ
セッサの使用によって実現される。現代のレーザプリン
タは、１インチにつきおよそ４００ビクセルの分解能を
有るかもしれず、またカラーコード化のためのビットマ
ツプの甲面をいくつか含むかもしれない。そのようなス
テムにおいては、タイプされたＡ４サイズの１ページで
は、印刷されるべき各々のページに、ビットマツプ平面
につき１．８メガバイトはどのデータが配列されねばな
らない。プログラミングおよびハードウェアの負担は、
レーザプリンタなどの、特に大工のデータをアセンブリ
するシステムのための制御器のコストを増加させる。
したがって、スキャニングデバイスのためにデータをア
センブリするための、高速でかつ低コストの解決策が必
要である。その解決策は、システム内の様々な記憶装置
から（（（給されるかもしれない、１ページ中の様々な
フォントおよび、グラフィックスかまざったテキストを
支持すべきである。
また、プログラマ−の見地からスキャニングデバイスイ
ンターフェイスを簡略化するために、ビデオ・ぐソファ
の管理はホストプロセッサから除去されるべきである。
最後に、そのようなデータアセンブリ装置は、出力ペー
ジのフォントあるいはグラフィックのテクスチャリング
を支持するのが望ましい。
発明の概要 この発明は、レーザプリンタのようなビットマツプスキ
ャニングデバイスのためのデータのアセンブリをリアル
タイムで制御するための装置を提供する。この装置は多
数のフォント、；昆成テキストおよびグラフィック、な
らびに出力のテクスチ２次元スキャニングデバイスへ供
給するためにイメージデータワードをアセンブルするた
めの装置を提供する。イメージデータワードは、ソース
アドレスに応答してアクセス可能なソースメモリにスト
アされる。このシステムはまた、アセンブリアドレスに
応答してアクセス可能な、イメージデータワードをアセ
ンブルするために使用されるアセンブリメモリを含む。
ホストプロセッサは、アセンブルされるページのグラフ
ィックス、テキストおよびレイアウトを規定する簡略化
された１組の制御ワードを発生する。この装置は、ホス
トプロセッサとの通信のために制御ワードを受けるよう
にされた制御インターフェイスを含む。制御ワードをス
トアしかつ出力するための制御インターフェイスと通信
する記憶手段が提供される。制御インターフェイスおよ
び記憶手段と通信する制御手段は、イメージデータワー
ドのアセンブリを向ける制御ワードに応答してトランザ
クション制御信号を発生する。記憶手段および制御手段
と連絡するアドレス発生手段は、トランザクション制御
信号および制御ワードに応答してソースアドレスおよび
アセンブリアドレスを発生するために提供される。
この装置にはまた、ソースメモリと通信するよう適ささ
れかつ、トランザクション制御信号およびソースアドレ
スに応答してソースメモリ内のイメージデータワードを
読出および書込するためのアドレス発生手段およびｑ、
＋７　御手段に結合されたソースインターフェイスが含
まれる。また、アセンブリメモリと通信するよう適合さ
れかつ、アセンブリメモリ内のイメージデータワードを
アセンブリしかつトランザクション制御信号およびアセ
ンブリアドレスに応答してアセンブリメモリ内の７セン
ブルされたデータを読出すために、制御手段、アドレス
発生手段およびソースインターフェイスに結合されたア
センブリインターフェイスが提０（される。最後に、ス
キャニングデバイスと通信するように適合され、かつ、
アセンブリインターフェイスに結合されたスキャナイン
ターフェイスが、アセンブルされた、アセンブリインタ
ーフェイスによって読出されたデータワードをスキャニ
ングデバイスに供給するために提供される。
この発明の装置は、高速プリント制御のための単一アー
キテクチャを提供する。４つのインターフェイスアーキ
テクチャによって、ＣＰＵが、プログラム可能なレジス
タを含む記憶手段からおよび記憶手段への、制御ワード
を読出かつ書込むことが可能となる。ソースインターフ
ェイスは、ベージをアセンブルする際に用いられるフォ
ントあるいはグラフィックブロックにアクセスする装置
によって用いられる。アセンブリインターフェイスは、
ビットマツプイメージがプリントのため榛にアセンブリ
されるビデオメモリにアクセスする。
スキャナインターフェイスはアセンブリインターフェイ
スによってビデオメモリから読出されたワードをとり、
それらを連続化しかつスキャニングデバイへそれらを供
給する。演算装置ＡＬＵは、すべてのインターフェイス
に代わってアドレス計算を処理する。バレルシフタはビ
デオメモリ内のイメージデータワードのビットの整列に
備える。
また、背景およびカラーの組合わせ論理はフォントおよ
びグラフィックを背景およびテクスチト一情報と組み合
わす。ラスフィンターフェイスはアセンブリメモリの出
力をスキャニングデバイスと同期させる。
ホストプロセッサは、この装置の１・に作モード、Ｘ−
マージン、Ｙ−マージン、ページのサイズおよびビデオ
メモリの特徴を特定する制御ワードを発生する。また、
制御ワードは、イメージデータのソースについての情報
を特定するソースコマンドと、ビデオメモリあるいはソ
ースメモリなどのすべての操作モードのためにすべての
イメージデータワードの行先を特定する行先コマンドワ
ードとを含む。
この装置は３つの基礎モードを支持する、すなわち、（
１）ディスパッチモード、（２）フォント読出／書込モ
ード、および（３）グラフィックロードモード。ディス
パッチモードは、データをソースメモリの位置からビデ
オメモリへとディスパッチするのに備える通常操作モー
ドである。このモードの間に、データはビデオメモリか
ら出てラスクプリンタへと自動的に供給され得る。フォ
ント読出／書込モードは、ソースメモリからの／へのフ
ォントあるいはグラフィックデータを読出／書込む能力
をＣＰＵに与える。グラフィックロードモードは、デー
タのビットマツプされた窓の、ビデオメモリへの転送に
備える。
この装置はさらに、ビデオメモリをアセンブリインター
フェイスを介して制御するためのピンボンスキームを提
供する。この装置はビデオメモリを２つのビデオバンド
へ分割する。ビデオバンドの一方が出力データをスキャ
ニングデバイスへと供給するために読出されている間、
第２バンド内のデータはソースメモリからのフォントお
よびグラフ、ｆツクス情報によって満たされてゆく。第
１バンドからのすべてのデータをスキャニングした１な
、装置はプリントのために第２バンドヘスイゾチし、第
１バンドを再びデータで満たす。
（以下余白） 好ましい実施例の説明 セクション１．一般的説明 １、　１　　システムのＩｆ！！要 第１間第１図ザプリンタ１１によりデータをアセンブル
するラスクプリンタ１．す御器ＲＰ　Ｃ１０と呼ばれる
本発明の装置を用いたシステムのブロック図である。こ
のレーザプリンタはラスクツオーマットに従ってライン
１２を介して直列データを受取りラインおよびページ同
期信号を発生するビットマツプスキャニング出力装置で
ある。ＲＰＣは４インターフエイス制御器であり、その
第１のインターフェイス１３はレーザプリンタ１１また
は池のスキャニング装置との通信を可能とする。
第２のインターフェイス１４はホスト中央処理装置、Ｃ
ＰＵ　　１７との通信をＩｌｌ能とする。第３のインタ
ーフェイス１５はソースメモリ３０との通信に用いられ
る。第４のインターフェイス１６はアセンブリメモリ２
７との通信に用いられる。
ホストＣＰＵ１７はホストバス１８を含み、ライン１９
を介してホストバスと通１ｇする。ホストバス１８には
さらにライン２１を介してシステムメモリ２０が接続さ
れる。このシステムメモリ２０はホストＣＰＵ１７、Ｒ
ＰＣＩＯ，ライン２３を介する直接メモリアクセス（Ｄ
　Ｍ　Ａ　）機（Ｒ２２などによるホストバス１８を介
するアクセスに用いられる。最後に、ＰＩＯＣ３５はラ
イン３６を介してホストバス１８に接続され、ライン３
７を介してレーザプリンタ１１に接続される。
ＣＰＵインターフェイス１４はライン３２を介してホス
トシステムバス１８に接続される。ＲＰＣのＣＰＵイン
ターフェイス１４はさらにホストＣＰＵ１７に直接供給
される割込信号をライン２４上に発生する。さらに、Ｃ
ＰＵインターフェイス１４は後で詳細に説明するように
ＤＭＡ機１１カ２２に直接供給されるＤＲＱ信号をライ
ン２５上に発生する。
アセンブリインターフェイス１６はライン２６を介しア
センブリメモリ２７へ通ＩＪを行なうのに用いられる。
アセンブリメモリは典型的には、ビデオバンドバッファ
２８となるアドレス空間を含むダイナミックＲＡ　Ｍア
レイである。ビデオバンドバッファ２８はアセンブリメ
モリ２７のアセンブリ領域として用いられ、このアセン
ブリ領域でデータがアセンブリインターフェイス１６お
よびＲＰＣＩＯを経たスキャナインターフェイス１３を
介してレーザプリンタに供給するためアセンブルされる
。
ソースインターフェイス１５はライン２９を介してソー
スメモリ３０と通信を行なうのに用いられる。ソースメ
モリ３０は典型的にはスタティックランダムアクセスメ
モリまたはリードオンリメモリを含み、フォントおよび
グラフィックイメージをストアする。ソースインターフ
ェイス１５はさらにライン２９を介して直角方向回転プ
ロセッサＣ０ＲＰ）３１との通信を行なうように構成さ
れる。０ＲＰ３１の詳細な説明は１９８７年６月３日出
願の継続中の、本発明と同じ出願人による、［ビットマ
ツプ四転プロセッサ」と題された米国特許出願連続番号
０７１０５７，８５０に示されている。
スキャナインターフェイス１３は、ビデオバッファ２８
から検索されたデータをプリンタのようなスキャニング
装置に供給するよう適合させる。
好ましい実施例では、この動作はアセンブリインターフ
ェイス１６で供給されるデータワードを直列化し、出力
をプリンタ１１の要求する動きとタイミングをとること
を含む。他のスキャニング装置が並列のデータ出力また
は他の特別の特徴を要求するようにしてもよく、インタ
ーフェイスを他の実施例に合うよう設計者が特に要請す
る場合その要請に従って構成してもよい。
ＲＰＣはデータをラスクプリンタにアセンブルするよう
使用する資源を制御するための特別の目的の機構である
。標亭的な動作では、データをソースメモリにロードし
、ソースメモリからのデータをアセンブリメモリにディ
スバッチし、アセンブリメモリからプリンタにデータを
転送し、システムメモリからソースメモリにデータをロ
ードする。ＲＰＣはまた、後で詳細に説明するように他
の機能を行なう。
この明細書の以下の部分において、ソースインターフェ
イス１５は、典型的にはフォントデータをアドレス指定
するために用いられるのでフォントインターフェイスと
呼び得る。アセンブリインターフェイス１６は主として
ビデオバンドバッファ２８の作業用アドレススペースと
して用いられるのでビデオバッファインターフェイスと
呼び得る。スキャナインターフェイス１３は好ましい実
施例でレーザプリンタに適合するよう構成されているの
でプリンタインターフェイスと呼び得る。
また、以下の説明から明らかなように、第１図のソース
メモリ３０は典型的にはフォントデータの収納場所であ
る。ＲＰＣは、データを以下の部分において用いること
ができる。すなわち、システムメモリ２０において、ア
センブリメモリアレイ２７のダイナミックＲＡＭにおい
て、ＯＲＰアドレススペース３１において、またはビデ
オバンドバッフ１２８にアセンブルされるイメージデー
タのソースであるソースメモリアドレススペース３０に
おいてデータを用いることができる。アセンブリメモリ
２７のダイナミックＲＡＭアレイをイメージデータのソ
ースとして用いる場合、ビデオインターフェイス１６は
ソースイメージワードを検索し、これらの検索されたイ
メージワードをビデオバンドバッファにアセンブルする
ためのソースインターフェイスとして用いられる。同様
に、システムメモリ２０がイメージデータのソースとし
て用いられる場合、ＣＰＵインターフェイス１４はペー
ジにアセンブルするためホストブロセザからデータを受
取るソースインターフェイスとして機能し得る。
１．２ＲＰＣブロック図 第２図はＲＰＣＩＯのブロック図である。４個の独立し
たインターフェイスがＲＰＣＩＯを外部に接続している
。
第１のインターフェイスはＣＰＵインターフェイス５０
と呼ばれ、ローカルＣＰＵとインターフェイスする。第
２のインターフェイスはビデオバッファ（またはアセン
ブリ）インターフェイス５１と呼ばれ、このインターフ
ェイスを介してＲＰＣがビデオバッファにストアされた
ビットマツプデータを処理する。第３のインターフェイ
スはフォント（またはソース）インターフェイス５２と
呼ばれ、スタテ、ｆツクソースメモリとインターフェイ
スする。第４のインターフェイスはプリンタインターフ
ェイス５３と呼ばれ、ラスクプリンタからの同期信号を
受取り、ビクセルデータを送り出す。
ＣＰＵインターフェイス５０は４本のアドレスラインＡ
Ｏ−Ａ３．１６本のデータラインＤＯ−Ｄ１’５、およ
び７木の制御ライン（ＲＤ、ＷＲ。
ＣＳ、ＲＤＹ、Ｒ５ＴＳＤＲＱ、ＩＮＴＲ）を使用する
。ＣＰＵアドレスからＣ８を発生させるため、外部アド
レスデコード回路を用いることができる。ＲＰＣはデー
タが必要な旨をシステムに通知するためＤＲＱラインを
用いるので、この信号はＤＭＡ制御器に直接送られる。
ビデオバッファインターフェイス５１は実質的にはダイ
ナミックメモリインターフェイスである。
すなわち、１６本のラインＶＡＤＯ−１５がアドレス／
データラインとして用いられ、他の５本のラインが制御
信号（ＶＲＡＳ、ＶＣＡＳ、ＶＷＥ。
ＶＲＳＶＲＦＥ）に用いられる。ビデオバッファインタ
ーフェイスはダイナミックインターフェイスにすべての
信号を与える。この中には、リフレッシュサイクルの１
ｄ号を送るラインＶＲＦＥが含まれる。この１５号は共
通のリフレッシュのため、すべてのメモリバンクのＲＡ
Ｓラインを選択するために用いることができる。−ｈ゛
、フォントインターフェイス５２は、スタティックメモ
リインターフェイス信号を与える。これは、１６本のア
ドレス／データラインＦＡＤＱ−１５および４本の制御
ライン（ＦＡＬＥＩ、ＦＡＬＥ２、ｒ’ＲＤ。
ＦＷＲ）を使用する。ＲＥＡＤＹラインは与えられてい
ない。このバスに用いられるメモリが４サイクルアクセ
スを行なうのに十分高速でない場合、以下に述べる制御
ワードＣＣＷを用いて待ち状態をプログラムする必要が
ある。プリンタインターフェイス５３は、２本の制御ラ
イン（ＰＳＹＮＣ。
ＬＳＹＮＣ）　、１本のビデオデータライン（ＶＤｏ）
、および外部に発生したビデオクロックのための１木の
ビデオクロックライン（ＶＣＬＫ）を使用する。図示し
ない他のラインは、電源、接地およびプロセッサクロッ
クに用いられる。
第２図かられかるように、ＲＰＣＩＯは４木のアドレス
ラインＡＯ−Ａ３および７木の制御ラインのうち５本を
ホストシステムバスに接続するよう（みｔ成されたＣＰ
Ｕインターフェイスロジック５４を含む。７本の制御ラ
インのうちの２本は以下に述べるように制御ロジック５
５の出力に与えられている。ＣＰＵインターフェイスは
また、ＤＯ−１５バスから内部バスＦＧＡＯ−１５５７
へデータを０（給するためのトランシーバ５６を含む。
ビデオインターフェイス５１はこのインターフェイス上
に５個の制御信号を発生するためのビデオメモリ制御器
５８を含む。さらに、このインターフェイスは内部バス
ＶＧＢＯ−１５６０とデータを通信するため、ＶＡＤＯ
−１５バスを介してデータの送信と受信をするトランシ
ーバ５９を含む。ビデオメモリ制御器５８はまた、内部
ＦＧＡＯ−１５バス５７を介して制御レジスタに書込む
ため用いられるデータを受取る。
プリンタインターフェイス５３は、制御信号ととデオク
ロツクを受取りビデオデータを送り出すプリンタインタ
ーフェイスロジック６１を含む。
フォントインターフェイス５２は４個の制御信号を与え
、かつＦＧＡＯ−１５バス５７と連絡するフォントイン
ターフェイスロジック６２を含み、内部ＦＧＢＯ−１５
バス６４とデータの通信をするため、トランシーバ６３
を介してアドレスおよびデータバスＦＡＤＯ−１５を調
整する。また、内部ＦＧＡＯ−１５バス５７上のデータ
を内部ＦＧＢＯ−１５バス６４と通信するため、トラン
シーバ６５が設けられている。
制御ワードはＣＰＵインターフェイス５０を介して内部
ＦＧＡＯ−１５バス５７に送られ、トランシーバ６５を
介して内部ＦＧＢＯ−１５バス６４に送られ、最後にレ
ジスタファイル６５に書込まれる。レジスタファイルは
、１．η諌ワードをストアするアドレス指定可能なレジ
スタのアレイを含み、好ましい実施例でバレルシフタ７
１に位置するデータ保持レジスタを含む。レジスタファ
イルは、２ボートＡＬＵ６８に接続された２個の出力ポ
ートロ６および６７をＨしている。２ボートＡＬＵ６８
は、制御ワードに関する演算のために用いられる。これ
らの演算の結果は、ライン６つを介してレジスタファイ
ル６５の第２の入力ボートに与えられる。ＡＬＵ６８の
出力は、典型的には、制御器５５の動作に応答して発生
するアドレスである。これらのアドレスは、いくつかの
モードでは、ライン６６を介してビデオアドレス発生器
７０に与えられ、ロウおよびコラムアドレスに変換され
、内部ＶＧＢＯ−１５バス６０、トランシーバ５９を介
してビデオインターフェイス５１のビデオアドレスデー
タバス上に出力される。
ＲＰＣＩＯはさらに、内部ＦＧＢＯ−１５バス６４を介
し、内部ＶＧＢＯ−１５バス６０からデータを受取るよ
う接続されたカラーコンビネーション／バレルシフタブ
ロック７］を含む。データは典型的には、読出−修正−
書込動作において、カラーコンビネーション／バレルシ
フタブロック７１に与えられ、ビット境界上に整列され
、ビデオバンドバッファにアセンブルされる。
ＲＰＣＩＯの中央制御部５５は、装置に対する全般的な
制御を行なう。図面の簡略化のため、制御信号の接続は
第２図に示されていない。しかしながら、各機能ブロッ
クは、中央制御手段５５に接続されている。中央制御手
段５５はトランザクション制御信号を発生し、ＡＬＵ６
８、カラーコンビネーション／バレルシフタブロック７
１、ビデオメモリ制御器５８、フォントインターフェイ
ス６２、ＣＰＬＩインターフェイス５４、プリンタイン
ターフェイス６１およびレジスタファイル６すわち、ス
キャニング制御状態機械７２、バンド制御状態機械７３
、モード制御状態機械７４およびトランザクション制御
状態機械７５を含む。また、制御手段５５は、制御レジ
スタ７６にＲＰＣ制御ワードのサブセットを維持する。
状態機械および制御手段−５５は０、以下に詳細に説明
するように、相互に制御信号を発生する。
ＲＰＣの好ましい実施例のインターフェイスに関する記
載はセクション２において示す関連のインターフェイス
信号の説明によって最もよく示されている。信号の説明
が与えられているので、ＣＰＵインターフェイス５４、
ビデオメモリ制［Ｊ５８、プリンタインターフェイス６
１およびフォントインターフェイス６２は簡１ｉに実現
されるので、説明の簡略のためここでは述べない。同様
に、レジスタファイル６５、ＡＬＵ６８およびビデオア
ドレス発生器７０は、当業界の技術水準内にある［孕設
計であるので、ここで詳しく述べない。
本明細書の後の部分で、制御手段５５の具体化について
詳細に述べる。なぜなら、この手段は本発明の特白゛の
機能的特徴をなすからである。
セクション２：ピンの説明 ２．１ＣＰＵインタ一フエイス信号 ２．１．Ｉ　　ＡＯ−Ａ３　（アドレスバス、入力）こ
の４ビツトアドレスバスは、ＣＰＵが内部ＲＰＣレジス
タ６５．７６に対し読出または書込アクセスを行なう場
合にＲＰＣレジスタアドレスを保持する。ＡＯは、最下
位のビット位置であり、Ａ３は最上位のビット位置であ
る。ＡＯ−Ａ３およびＣ３ＬＯＷは、ＲＰＣ内部レジス
タデコードの条件を与える。ＡＯ−Ａ３は、その入出カ
ドランザクジョンの間安定でなければならない。Ａ−Ａ
３は、Ｃ６がＨＩＧＨであるなら、ＲＰＣによって無視
される。
２、　１．　２　　ＤＯ−Ｄ１５　（データ、人力／出
ツバ３状Ｈ） この１６ビツトデータラインは、ＲＰＣとＣＰＵバスの
間のデータ転送のためのものである。バス上のＨＩＣ；
Ｈは「１」に相当し、ＬＯＷは「０」相当する。Ｄｏは
データの最下位のビットであり、Ｄ１５はデータの最上
位のビットである。
２、　１．　３　　ＲＤ（読出、入力）この入力はＲＰ
Ｃレジスタが要求されるとき、ＣＰＵによってＬＯＷに
される。ＲＤ人力がＬＯＷであり、ＲＥＡＤＹ出力がＨ
ＩＧＨである間、ＤＯ−Ｄ１５は特定のＲＰＣレジスタ
からの有効なデータによって駆動されなければならない
。ＲＤ大入力ＨＩＧＨ状態に戻ると、Ｄｏ−Ｄ１５は浮
動する。
２、　１．４　　ＷＲ（書込、人力） ＣＰＵは、ＲＰＣレジスタ６５にデータをロードすると
き、ＷＲラインをＬＯＷにしなければならない。ＷＲが
ＬＯＷの間、ＤＯ−Ｄ１５は有効なデータで駆動されな
ければならない。ＲＰＣは、ＷＲの上昇エツジで特定の
レジスタにデータをラッチする。
２．１，５　　ＲＤＹ　（ＲＥＡＤＹ、出力、オープン
ドレイン） この出力は通常ＨＩＧＨである。Ｃ８がＣＰＵによって
ＬＯＷに駆動され、データストローブ、ＲＤまたはＷＲ
がＬＯＷにされると、ＲＰＣが使用中のため指定のレジ
スタがアクセスできないなら、ＲＰＣがＲＤＹ　（また
はＲＥＡＤＹ）をＬＯＷにする。ＲＥＡＤＹがＨＩＧＨ
にされると、ＲＤがＣＰＵによってＬＯＷにされ、また
はアクテイブなＷＲパルスの終了により特定のレジスタ
へデータを受入れる間、ＲＰＣはＤＯ−Ｄ１５ライン上
に有効な出力データを置く。ＲＥＡＤＹがＬＯＷにされ
ると、ＲＰＣはレジスタアクセスを扱う準備ができるま
てＬＯＷに保つ。ＲＥＡＤＹがＬＯＷにされ、ＲＤがＬ
ＯＷであると、ＲＰＣは指定のレジスタがアクセス可能
になるとすぐにＲＥＡＤＹ出力をＨＩＧＨにし、ＤＯ−
Ｄｌ、５ラインをＨ効なデータで駆動する。ＲＥＡＤＹ
がＬＯＷにされ、ＷＲかＬＯＷであると、ＲＰＣは指定
のレジスタがアクセス可能になるとすぐにＲＥＡＤＹ出
力をＨＩＧＨにし、データを指定のレジスタにロードす
る。
２．１．６　１ＳＴ　＜リセット、入力）これはＲＰＣ
を初期設定する非同期のアクティブＬＯＷ人力である。
この人力は少なくとも４クロツクサイクルの間ＬＯＷに
しなければならない。
初期設定の後、ＲＰＣは動作モードがプログラムされ、
所定のレジスタに書込まれるまで使用されない状態のま
まである。
２．１．７　−ＣＳ　（チップセレクト、人力）この人
力はＣＰＵが内部ＲＰＣレジスタをアクセスするごとに
ＬＯＷにされなければならない。
この入力はすべてのレジスタアクセスが終了するまでＨ
ＩＧＨにしてはならない。
２．１．８　　ＤＲＱ　（データリクエスト、出力）こ
の出力はＲＰＣが１個のイメージブロックを完全にディ
スバッチし終えるごとにＲＰＣによってＬＯＷにされる
。この場合、ＣＰＬＪによっていかなるデータも読出さ
れない。それゆえ、新しいデータのみ要求され、この信
号はＤＭＡ−制御器（たとえばＡｍ９５１６）に直接与
えられる。外部のＤ　Ｍ　Ａ　ｉ＋ＩＪ御器は、データ
ーオン−デイマントモードで動作させることができる。
ＤＲＱは、要求された数の制御ワードが送られるとすぐ
に（最後の１．制御ワードに対するＷＲ信号のド降エツ
ジの後）、ＨＩＧＨになる。外部のＤＭＡ制御器を使用
しないシステムについては、この信号は割込信号として
用いることができる。以下に述べるコマンド制御ワード
の最初のワードのとット］−はディスバッチ完了ビット
（Ｄ　Ｃ）である。このビットはＤＲＱと同じ情報を含
み、Ｉ　ＮＴＲとＤＲＱの使用に対しポーリングをとる
システムによっても使用することができる。ＲＰＣが外
部のＤＭＡ制御器とともに用いられ制御ワードがＲＩ’
Ｃに書込まれるなら、内部レジスタアドレスを設ける必
要はない。この場合、外部ロジックはレジスタアドレス
００００８１　Ｎを発生し、ＲＰＣは内部にアドレスを
発生する。Ｄ　Ｍ　Ａ制御器によって！ゴえられるデー
タが厳密な順序で整列されることに注意しなければなら
ない。ＤＭＡ配列に関する第３図を参照のこと。この配
列は説明を要しない。
２、　１．、９　１ＮＴＲ（割込、出力）この出力は、
ＲＰＣがＣＰＵの援助を要求するごとにＬＯＷにされる
。ｌＮＴＲはＣＰＵが以下に述べるコマンド制御ワード
の最初のワードを読出すとすぐＨＩＧＨにされる。この
ワードは、動作の現在の状態を示す状態情報のすべてを
含んでいる。ｌＮＴＲがＬＯＷにされる理由は、イメー
ジブロックがビデオバンドの境界によってスライスされ
、またはディスバッチ論理が現在ディスバッチされてい
るバンドの外側にある文字を受取ったからであり、また
は現在プリントされているページの終端部に来たからで
あり、または新しいライン同期信号が現在のラインのス
キャニングが終わる前に出現したからである。割込は、
コマンドＲ１１ｌ　ｉＨワードの割込許可ビット（ＩＥ
）を０にすることによって禁止することができる。割込
とこれに要するＣＰＵ動作のさらに詳細な説明は以下に
示される。
２．１．１０　　ＣＬＫ（クロック、入力）クロック人
力は、プリント動作を除＜Ｒ，ＰＣによって制御される
すべての動作に対するタイミングＵ＋を与える。フォン
トまたはビデオインターフェイス上のすべてのメモリ動
作はクロックエツジに関して行なイ）れる。ＣＰＵイン
ターフェイス上のアクセスは、クロックに対し非同期で
よい。
２．２　ビデオバッファインターフェイス信号ビデオバ
ッファインターフェイスはＲＰＣとビデオバッファの間
のデータ）・ランザクシシンのためのものである。この
インターフェイスは、オン−チップＤ　ＲＡ　Ｍ制御器
（ビデオメモリ制御器５８、ビデオアドレス発生器７０
）を有し、この制御器は多重化されたロウ／コラムアド
レスを発生し、ＤＲＡＭアドレスラッチのためのＲＡＳ
およびＣＡＳをり、え、リフレッシュ機能を行なう。典
型的な配列に関する第４図を参照。この図は説明を要し
ない。
２、Ｉ　　ＶＡＤＯ−ＶＡＤ１５　（７ドｌｚ、ｌ、、
データバス、人力／出ソバ３状態） ＶＡＯ−ＶＡＩ　５　：この１６ビツトのアドレスバス
は、ＶＤＯ−ＶＤＩ　５とＶＡＤＯ−ＶＡＤ１５のビン
を共用し、ビデオバッファアドレス指定に用いられる。
バス上のＨＩＧＨは１に相当し、ＬＯＷは０に相当する
。ＶＡＯは最下位のビット位置であり、ＶＡＩ５は最上
位のビット位置である。この１６ビツトのアドレスは、
バンクアドレスと多重化されたロウ／コラムアドレスの
２つの部分からなる。制御コマンドワードのＶＭＳフィ
ールドは、これらの２つの部分の境界を決定する。
以下の表は種々のり、　ＲＡ　Ｍによるアドレス指定を
示す。
ＶＭＳフィールド　バンクアドレス アドレス ０４Ｋｘｎ　　ＤＲＡＭｓ ＶＡ８−ＶＡＩ５ ■へ〇−ＶＡ７ ２５ＱＫｘｎ　ＤＲＡＭｓ　　　　　　　Ｖ＾９−ＶＡ
Ｉ５　　　　　ＶＡＯ−ＶＡ７ＩＭｘｎ　　　ＤＲＡＭ
ｓ　　　　Ｖ＾１Ｏ−ＶＡＩ５　　　　ＶＡＯ−■＾９
ＶＲＡＳ　（ロウアドレスストローブ）出力は、バンク
アドレスがＨ効であり、ロウ／コラムアドレスラインの
ロウアドレスも白゛効であることを示す。ＶＣＡＳ　（
コラムアドレスストローブ）出力は、ロウ／コラムアド
レスラインのコラム゛アドレスが有効であることを示す
。ＶＡＯ−ＶＡ７　（ＶＡ８またはＶＡ９）上のロウア
ドレスデータは、ＶＲＡＳのＨＩＧＨからＬＯＷへの変
化の間°に効であり、対応のバンクアドレスデータも同
様である。ＶＡＯ−ＶＡ７　（ＶＡ８またはＶＡ９）上
のコラムアドレスデータは、ＶＣＡＳ出力のＨＩＧＨか
らＬＯＷへの変化の間有効である。リフレッシュサイク
ルの間、ＶＷＥはＨＩＧＨのままであり、ＶＲＦＥはＬ
ＯＷのままであり、ＶＡＯ−ＶＡ９はリフレッシュロウ
アドレスを保持する（ＲＰＣは常にリフレッシュアドレ
スの１０ビツト、ロウ０ないし１０２３を与える）。こ
のバスは、ＲＰＣがビデオバッファメモリをアクセスし
ないとき３状態である。発生するアドレスは、２４ビツ
ト線形アドレスによるものである。
ＶＤＯ−ＶＤＩ　５　：　、：（７）１６ビツトデータ
バスはビデオメモリに対するデータ人力／出カドランザ
クジョンに用いられる。バス上のＨＩＧＨは１に対応し
、ＬＯＷは０に対応する。ＶＤＯは最下位のビット位置
である。データは常に１６ビツトワードの形で転送され
る。ＶＷＥ　（書込許可）出力は、バスが読出データま
たは書込データのいずれに使用されているかを示す。書
込サイクルの間、ＶＲ信号＋；ｔＨＩＧＨのままである
。ＶＤＯ−ＶＤ１５ラインは、ＶＷＥ出力のＨＩＧＨか
らＬＯＷへの変化の後も有効のままである。読出サイク
ルの間、ｖＲはＬＯＷにされる。ＶＷＥｌｉＨＩＧＨの
まマチあり、ＶＤＯ−ＶＤＩ５は、ＶＣＡＳ出力のＬＯ
ＷからＨＩＧＨへの変化までＵ効な人力データを含む。
読出−修正−書込サイクルの間、最初１；１ＶＲ１，ｔ
ＬＯＷである。ＶＷＥＩ；ｔＨＩＧＨのままであり、読
出動作を行なう。ＶＲは次にＨＩＧＨになり、外部のデ
ータトランシーバ方向を変化させ、ＶＷＥはＬＯＷにな
り、データをＤＲＡＭにラッチする。
２．２．２　　ＶＲＡＳ　（ロウアドレスストローブ、
出力、アクティブＬＯＷ） ＶＲＡＳ出力のＨＩＧＨからＬＯＷへの変化は、多重化
されたロウ／コラムアドレスバス（ＶＡＯＶＡ７、ｖＡ
８またはｖＡ９）がロウアドレスに用いられていること
を示す。ロウアドレスおよびバンクアドレスはＶＲＡＳ
出力のＩ（ＩＧＨからＬＯＷへの変化の間有効である。
通常、ＶＲＡＳ出力は現在のトランザクションが完了す
るまでＬｏＷのままである。
２．２．３　　ＶＣＡＳ　（コラムアドレスストローブ
、出力、アクティブＬＯＷ） ＶＣＡＳのＨＩＧＨからＬＯＷへの変化は、多重化され
たロウ／コラムアドレスがコラムアドレスに用いられて
いることを示す。アドレスバス（ＶＡＯ−ＶＡ７、ＶＡ
８またはＶＡ９）上のコラムアドレスは、ＶＣＡＳ出力
のＨＩＧＨからＬＯＷへの変化の間ａ効であり、ＶＣＡ
Ｓ出力のＨＩＧＨからＬＯＷへの変化の後、所定の時間
Ｐｉ効な状態を続ける。ＶＣＡＳ出力は、現在のトラン
ザクションが完了するまでＬＯＷのままである。
２、　２．４　　ＶＷＥ　（書込許＋ｉＪ、出力、アク
ティブＬＯＷ） この出力ラインは、ＲＰＣが読出または書込動作を行な
うことを示す。ＨＩＧＨは読出動作、すなわち、ＲＰＣ
内へのデータを示し、ＬＯＷは書込動作、すなわち、Ｒ
ＰＣからのデータを示す。
Ｄ　ＲＡ　Ｍは後の書込モードで動作される。読出サイ
クルノ間、ＶＷＥはＶｃＡｓ出力（７）ＨＩＧＨからＬ
ＯＷへの変化の前にＨＩ　Ｃ，Ｈにされなければならな
い。また、ビデオバッファバスサイクルの終了までＨＩ
ＧＨのままである。書込サイクルの間、ＶＷＥはＶＣＡ
Ｓ出力のＨＩＧＨからＬＯＷへの変化の前にＨＩＧＨで
なければならず、所定時間の後、ＬＯＷにされる。ＶＷ
Ｅはその後ＨＩＧ）ｌにされ、データをＤ　ＲＡ　Ｍに
ストローブする。
２、　２．　５　　ＶＲ（ビデオバッファバストランシ
ーバ制御、出力） ＶＲはビデオバッファバストランンーバ制御ラインと呼
ばれる。これは、外部のバスドライバに接続される出力
ラインである。ＲＰＣがビデオバッファバスからデータ
を読出すごとに、このラインはＬＯＷになる。このとき
、外部のトランシーバはアドレス／データバスがメモリ
からのデータで駆動されるように設定されなければなら
ない。
ＲＰＣが多重化されたアドレスおよびデータラインを白
゛するので、読出サイクルの間、バスの競合が起こり得
る。ＲＰＣはメモリアドレスで駆動されるアドレスデー
タラインをＨするが、メモリは同じラインを既にデータ
で先に駆動する。これは、このラインで回避される。デ
ータトランシーバはＲＰＣがアドレスを除去するまで送
信モード現在のアクセスがリフレッシュサイクルである
ことをメモリシステムに通知するために用いられる。
この信号はＬＯＷのとき、ＲＡＳがすべてのメモリチッ
プにりえられるようにバンクデコーダ論理を制御するよ
うに用いることができる。ＲＰＣは１０２４のリフレッ
シュアドレスを発生する。２つのりフレッシュサイクル
の間のクロックサイクルの数はユーザによって選択され
、ビデオメモリフフレッシュカウンタと呼ばれるコマン
ド制御ワードにストアされる。
２．３　フォントメモリバスインターフェイス信号 ２．３．Ｉ　　ＦＡＤＯ−ＦＡＤ１５　（アドレス、デ
ータ入力、出力） これは、フォントアドレスデータバスである。
これは多重化されて以下に説明するｌ？Ａ１６−２３ア
ドレス信号、ＦＡＯ−１５アドレス信号、ＦＤＯ−１５
デ一タ信号を与える。
ＦＡ１６−ＦＡ２３　（アドレス、出力）：この８とッ
トバスはすべてのフォントバストランザクションに用い
られる。ＦＡ１６は最下位のビット位置であり、ＦＡ２
Ｂは最上位のビット位置であり、バス上のＨＩＧＨは１
に対応し、ＬＯＷは０に対応する。発生するアドレスは
ワードアドレスである。これらのアドレスラインはＦＡ
ＤＯ−ＦＡＤ７で多重化される。これらは２４ビツトア
ドレスの上位８ビツトを表わす。これらはＦＡＬＥ２出
力のＨＩＧＨからＬＯＷへの変化の間有効である。
ＦＡＯ−ＦＡ１５　（アドレス、出力）：この１６ビツ
トバスはすべてのフォントパストランザクションに用い
られる。ＦＡＯは最下位のビット位置であり、ＦＡ１５
は最上位のビット位置である。
ＦＡ１６−ＦＡ２３とともに、これらの１６ビツトは２
４ビツトアドレスを形成する。発生するアドレスはワー
ドアドレスである。これらのアドレスラインはＦＤＯ−
ＦＤ１５とともに、およびＦＡＩ６−ＦＡ２３　ＣＦＡ
ＤＯ−ＦＡＤ７のみ）とともにラインＦＡＤＯ−ＦＡＤ
１５上で多重化される。これらの１６アドレスラインは
ＦＡＬＥＩ出力のＨＩＧＨからＬＯＷへの変化の間有効
である。
ＦＤＯ−ＦＤ１５　（データバス、人力／出力）：この
１６ビツトデータパスは、ＦＡＯ−ＦＡＩ　５およびＦ
ＡＩ　６−ＦＡ２３と同じラインＦＡＤＯ−ＦＡＤ１５
を共用し、フォントメモリに対するデータ人力または出
カドランザクジョンに用いられる。バス上のＨＩＧＨは
１に対応し、ＬＯＷは０に対応する。ＦＤＯは最下位の
ビ・ノド位置であり、ＦＤ１５は最上位のビット位置で
ある。このデータバスの使用はＦＲＤＳＦＷＲＳＦＡＬ
ＥＩおよびＦ’ＡＬＥ２によって示される。
２、　３．　２　　ＦＡＬＥ２　（アドレスラッチ可能
化、出力） ＦＡＬＥ２がＲＰＣによってＨＩＧＨにされるとき、Ｆ
ＡＤ、０−Ｆ、ＡＤ７はそのデータトランザクション対
するフォントメモリアドレスの上位のバイトＦＡ１６−
ＦＡ２３を含む。アドレス（ＦＡＩ６−ＦＡ２３）はＦ
ＡＬＥ２のＨＩ　Ｇ　ＨからＬＯＷへの変化の前に９効
となり、ＦＡＬＥ２出力のＨＩ　Ｇ　ＨからＬＯＷへの
変化の後、所定時間角°効のままである。
フォントメモリのフォントによるテクスチャーにされて
いないディスパッチまたはフォントメモリのフォントに
よるテクスチャーされたディスパッチおよびビデオメモ
リのテクスチャー一に対するフォント読出の間、ＦＡＬ
Ｅ２アドレスサイクルは最後のフォント読出から６４１
（ワード境界と交差しないならスキップされる。
２．３．　３　ＦＡＬＥＩ　（アドレスラッチＩＩＪ能
化、出力） ＦＡＬＥＩがＲＰＣによってＨＩＧＨにされると、ＦＡ
ＤＯ−ＦＡＤｌ　５はそのデータトランザクションに対
するフォントメモリアドレスの下位１６ビツトＦＡＯ−
ＦＡＩ５を含む。アドレスＦＡＯ−ＦＡＩ　５は、ＦＡ
ＬＥＩのＨＩ　Ｇ　ＨからＬＯＷへの変化の前に有効と
なり、ＦＡＬＥＩ出力のＨＩ　Ｇ　ＨからＬＯＷへの変
化の後所定時間有効のままである。
２、　３．４　　ＦＲＤ　（読出、出力）ＲＰＣはフォ
ントデータが要求されるときＦＲＤをＬＯＷにする。Ｆ
ＲＤがＬＯＷになることはＲＰＣがフォントデータの読
出を要求していることを示す。データトランザクション
の完了後信号はＨＩＧＨにされる。Ｆ　ＲＤとＦＷＲは
同時にＬＯＷにされることはなない。
２、　３．　５　　ＦＷＲ（、ｇ込、出力）ＲＰＣは、
データがフォントメモリに書込まれるときＦＷＲをＬＯ
Ｗにする。ＦＷＲがＬＯＷになることは、ＲＰＣがフォ
ントデータの書込を要求していることを示す。データト
ランザクションの完了後、信号はＨＩＧＨにされる。Ｆ
ＲＤとＦＷＲは同時に共にＬＯＷにされることはない。
２．４　　ラスクプリンタ信号 ２．４．Ｉ　　ＰＳＹＮＣ＜ページ同期、入力、アクテ
ィブＨＩＧＨ） ＰＳＹＮＣラインは、Ｙマージン制御動作を開始させる
ためＲＰＣが用いる要求入力である。ＰＳＹＮＣ入力が
ＨＩＧＨにされると、ＲＰＣはＹマーモレ処理を開始し
、特定のマージンに到達するまで所定数のラインをスキ
ップする。ＰＳＹＮＣ入力は少なくともＩ　Ｖ　ＣＬ　
Ｋサイクルの間ＨＩＧＨにされなければならない。
２．４．２　　ＬＳＹＮＣ（ライン同期、入力、アクテ
ィブＨＩＧＨ） ＬＳＹＮＣ人力は、ラインの最初を同期する。
ＬＳＹＮＣ入力がＨＩＧＨにされ、Ｙマーモレ処理が行
なわれると、ＲＰＣは各スキャンラインごとにＸマージ
ン処理を開始し、Ｘマージンに到達するまで選択された
数のビクセルをカウントする。
ＬＳＹＮＣ人力はスキャンラインごとに１度活性化され
なければならない。
２．４．３　　ＶＣＬＫ　（ビデオクロック、人力）こ
のクロックは内＃ＲＰｃビデオクロックを発生するため
に用いられる。ユーザが制御コマンドワードの同期モー
ドを選択すると、ＶＣＬＫ入力はビデオデータレートの
周波数を白′さなければならない。ユーザがこの代わり
に非同期モードを選択すると、ＶＣＬＫ人力はプリンタ
ビデオデータレートの周波数の４倍でなければならない
。ＲＰＣは、内部の同期回路を用いて後右の場合の整列
上のｚ；亙を最少限にする。
２、　４．４　　ＶＤＯ（ヒテオ出）ハ出力）ＶＤＯは
、プリントすべきビデオイメージ１ｇ＋３であり、ＲＰ
Ｃ内部ビデオクロックと同期する。
フォントデータおよびビデオメモリのデータに対し、論
理１は黒のピクセルを示し、論理０は白のビクセルを示
す。しかしながら、プリンタインターフェイスはコマン
ド制御ワードのビデオ極性ビットの状態によってこれら
の亀号を反転するようプログラムされてもよい。
（以下余白） セクション３：ユーザアクセス可能リソースの説明 すべてのコマンドおよびデータは、３つのデータブロッ
クを使用するＲＰＣにうえられる。これらのブロックは
、ＣＰＵによりＣＰＵバスでＲＰＣに書込まれる。この
３つの制御ブロックは、制御コマンドワードＣＣＷ、　
　ソースコマンドワード５ＣＷＯ，５ＣＷＩおよび行先
コマンドワードＤＣＷを含む。０トせてこれらは、ＲＰ
Ｃ内に１５ワードの物理メモリを６白゛する。これらの
レジスタへのアドレスは、ラインＡＯ−Ａ３上のホスト
ＣＰＵによって供給されるか、あるいは、外部ＤＭＡ制
御器を用いる間は、ＲＰＣによって内部的に計算される
。
３．１　　第５図、制御コマンドワード（ＣＣＷ）この
ワードは、メモリの７つの物理レジスタを占Ｈする。そ
れは、ＲＰＣへのすべての制御コマンドを特定するため
に用いられる。基本的に、それは、印刷されたページお
よびステータス情報と相関する情報を含む。Ｘマージン
、Ｘマージン、Ｘおよびｙ方向のベージ１Ｊ法およびビ
デオバンドバッファを説明する情報が特定される。他の
エントリは、ユーザに、外部的に用いられるメモリチッ
プを特定させる。トランザクションのための待機状態、
ビデオ極性、ラインロックされた、またはライン自由の
走行ビデオクロック、多重印刷制御およびＤＲＡＭのた
めのリフレッシュ条件が決定されｉ′、ｆる。
３．１．Ｉ　　ＣＣＷ　　ＷＯＲＤ　　Ｏ第１のワード
において、ビット１’５．１４および１３は、モード制
御ビットＮＩＣとｇわれる。以下の表は、可能なビット
組合イ）せおよび割当てられたモードを示す。
ビット　ビット　ピント 〔〕１１ ＲＰＣリセット ＯＲＰ読出モード ０１？Ｐロードモード ディスバッチモード フすントロードモード １　　０　　１　　フォント読出モード１１０　　　グ
ラフィックスロード モード １　　１　　１　　予約 ＣＣＷの第１のワードのビット１２は、ビデオ極性制御
ピッ＋−ｖ　ｐである。このビットは、ビデオ出力信号
ＶＤＯのハイレベルか黒いイメージを示し、ローレベル
か白に割当てられることを特定するために、０に設定さ
れる。ＶＰビットは、ビデオ出力信号ＶＤＯのハイレベ
ルか白いイメージを示し、ローレベルが黒いイメージを
示すことを特定するために、１に設定される。しかしな
がら、両方の場合において、ＶＤＯは印刷可能領域の外
ではハイであり続ける。
ＣＣＷの第１のワードのビット１１は、ビデオリフレッ
シュロ■能化ビットＶＲＥである。通常、ＶＲＥは１に
設定され、操作モードのいずれｂが選ばれなくとも、Ｒ
ＰＣにビデオメモリを連続してリフレッシュさせる。も
ちろん、ビデオメモリリフレッシュカウント、ビデオメ
モリ寸法ピッ！・およびビデオメモリ待機状態ビットは
、正しい値に設定されなければならない。
ＣＣＷの第１のワードのビット１０は、割込可能化ビッ
トＩＥと呼ばれる。０に設定されるこのビットは、ＲＰ
Ｃがいかなる割込も発生しないであろうということを意
味する。この構成において、ＣＰＵは、動作の状態を決
定するために、ＣＣＷの第１のワードを周期的にポール
しなければならない。
ＣＣＷの第１のワードのビット９は、多重印刷制御ビッ
トＭＰＣと呼ばれる。０に設定されるこのビットは、単
一のページ印刷を意味し、１に設定されると、それは多
重ページ印刷を意味する。
単一ページ印刷の場６、Ｒｐｃはビデオバッファからピ
クチャデータを読み、それを連続させそれをラスクプリ
ンタに送る。それから、スキャンアウトされたビデオバ
ッファの部分は、すべて０で重ね書きされる。これは、
同じページを１度以上プリントアウトすることを不可能
にする。しかしながら、もし、ＭＰ、Ｃを１に設定すれ
ば、ビデオバッファは重ね書きされず、ピクチャデータ
は別の印刷のために損われないでいる。第１のページを
プリントアウトした後、ＲＰＣはスキャンアウトをやめ
る。ＲＣビットを１に設定すると、今度は同じページを
再び印刷することができる。ページが最後に印刷される
べきとき、ＭＩ’Ｃは、次のページのためのビデオバッ
ファをクリアするためにＯでなければならない。しかし
ながら、完全なページの多重ページ印刷は、全ページを
含むに十分に大きいビデオバンドとともにのみ可能であ
ることが指摘されるべきである。
ＣＣＷの第１のワードのビット８は、ラスクスキャン制
御ビットＲＣと呼ばれる。この位置におけるＯは、スキ
ャンストップを意味し、１はスキャン開始を意味する。
このビットは、ＣＰＵによって設定されるかあるいはク
リアされる。ページ完了後は、ＲＰＣによってクリアさ
れるであろう。それゆえ、それもＣＰＵの状態情報を含
む。
ＲＰＣが、ビデオページバッファからビデオデータをス
キャンアウトすると（ＲＣ−１）　、ＣＰＵは、ＲＰＣ
オペレーションモードをＭＣモード制御ビットで特定さ
れたいかなるモードにも変え得る。これは、ＲＰＣが、
それがビデオデータをスキャンアウトしている間に、新
しいコマンドに取込むことを許容する。
ＣＣＷの第１のワードの７ないし０のビットは、ＲＳＴ
による初期設定後、あるいはソフトウェアリセットコマ
ンドが実行された後にクリアされる。
それらは、ＲＰＣ動作の結果を説明する状態情報を含み
、使用者によっては設定されない。
ＣＣＷの第１のワードのビット７は、ページビットの終
了ＥＯＰと呼ばれる。このビットは、現在印刷されてい
るページの終わりに達したことを示す。０は、ページの
終わりに達していないことを示し、１はページの終わり
に達したことを示す。
このビットが１に設定されるとき、ＲＰＣは割込条件を
発生し、ＲＣビットを０にクリアするであろう。
ＣＣＷの第１のワードのビット６は、ラスク不完全ビッ
トＲ１と呼ばれる。このビットは、次のＬＳＹＮＣ信号
が遭遇される前に、ＲＰＣが全走査線をスキャンアウト
することはできなかったことを示す。もし、この条件が
発生すれば、ＲＰＣは割込を引き起こし、Ｒ１を１に、
ＲＣを０に設定する。この条件は、ちと通りにはできな
い根本的なエラーの兆しとなる。このエラーの理由は、
誤ってプログラムされたページＸ寸法レジスタ（このセ
クションの後半のＣＣＷの第３のワードの説明参照）、
遅すぎるＶＣＬＫ信号、または誤ってプログラムされた
ビデオクロック分割制御はット（このセクションの後半
のＣＣＷの第７のワードの説明参照）であろう。
ＣＣＷの第１のワードのビット５．４および３は予約さ
れる。
ＣＣＷの第１のワードのビット２は、バンドディスパッ
チビットＢＤである。このビットは、ＣＩ’Ｕまたは外
部ＤＭＡ制御２＝によって送られた最後のキャラクタが
、現在ディスバッチされたバンドを越えたことを示す。
これは、現在のバンドのディスバッチが完成されたこと
を意味する。最後のキャラクタ（ＢＤを起こさせるもの
）は、ＲＰＣによってディスバッチされない。これは次
に、ＣＰＵに、前のバンドからスライスされたすべての
キャラクタを送る機会を与える。ＢＤを起こさせるキャ
ラクタは、再び送られなければならない。
さもなければ、それはディスバッチされない。このビッ
トを１に設定した後に、ＲＰＣは割込条件を発生するで
あろう。
ＣＣＷの第１のワードのビット１は、ディスパッチ完了
ビットＤＣである。このビットは、ＲＰＣか最後のイメ
ージブロックを完全にディスバッチできるときはいつも
１になる。このビットが１に設定されると、ＲＰＣはＤ
ＲＱ信号を発生するであろう。
ＣＣＷの第１のワードのビット０は、ディスバッチ不完
全ビットＤＩである。通常の条件で、このビットは０で
ある。ＲＰＣはこのビットを、それがイメージブロック
を完全にディスバッチできないときはいつも、１に設定
する。この状況は、イメージブロックがビデオバンドに
よってスライスされるときに生じる。スライスすること
は、このキャラクタで覆われる走査線の数（ソースイメ
ージ高さ）が、キャラクタの開始点より下の走査線の数
より多いことを意味する。ソースイメージ幅によって示
されるのと同じくらいの数のワードをディスバッチした
後、制御論理は、次の走査線の新しい開始アドレスを計
算し、ソースイメージ高さを減分する。もし、走査線の
開始アドレスがバンド境界線ＶＢＢあるいは２ＶＢＢを
越えると、ソースイメージ高さはまだ０に達しないが、
キャラクタはスライスされる。このビットが１に設定さ
れると、ＲＰＣは割込条件を発生するであろう。
３、　１．　２　　　ＣＣＷ　　ＷＯＲＤ　　　ＩＣＣ
Ｗの第２のワードは、ＸマージンレジスタＸＭＧＲとＹ
マージンレジスタＹＭＧＲ双方を含む。ビット１５ない
し８は、Ｘマージンを表わし、ビット１５は最上位ビッ
ト、ビット８は最下位ビットである。ビット７ないし０
は、Ｙマージンを示し、ビット７は最上位ビット、ビッ
ト０は最下位ビットである。Ｘマージンは、ＬＳＹＮＣ
入力の立上がり端縁と各走査線の第１のビデオ出力の立
上がり端縁との距離を特定する。Ｙマージンは、ＰＳＹ
ＮＣ入力の立上がり端縁と印刷情報を含む第１の走査線
との間の距離を特定する。
ＸマージンはＯないし２５５画素の間の値をとりｉする
。これが十分でない場ａは、マージンは延長Ｘマージン
ビットを用いることによって延長売れされ得る。これら
のビットは、ＣＣＷの第７のワードに見出される（ビッ
ト１５．１４）。もし必要でなければ、延長されたＸマ
ージンビットは０で始められなければならない。
Ｙマージンは、１ないし２５５走査線の値をとり得る。
これが十分てない場合は、マージンは、延長Ｙマージン
ビットを用いることによって延長されｉｒ：する。これ
らのビットは、ＣＣＷの第７のワードに見出される（ビ
ット１３．１２）。これらのビットで、Ｙマージンレジ
スタは１０ビツトまで延長し、ＣＣＷの第７のワードの
ビット１３が最上位ビットである。
３．１．３　　ＣＣＷ　　ＷＯＲＤ　　２ＣＣＷの第３
のワードは、ベージＸ寸法レジスタｒ’ＸＳＲと呼ばれ
る。このレジスタで、使用品は画素でＸ方向の印刷可能
領域の寸法を特定する。
０および６５５３５間の値が特定され得る。我々の口約
のために、Ｘ方向はラスタプリンタの主要走査方向とし
て常に特定されることが指摘されるべきである（ラスタ
ビームが行く方向）。Ｘ方向は副走査方向である（ドラ
ムが回る方向）。
３．１．４　　ＣＣＷ　　ＷＯＲＤ　　３ＣＣＷの第４
のワードは、ベージＹ−＝Ｊ法レジスタＰＹＳＲと呼ば
れる。この１６ビツトのレジスタは、印刷されなければ
ならない、を査線の総数に設定されるべきである。それ
はＹマージンレジスタで覆イ）れる領域は含まない。
３．１．５　　ＣＣＷ　　ＷＯＲＤ　　４ＣＣＷの第５
のワードは、ＣＣＷの第６のワードの下位８ビツト（ビ
ット７−０）とともに、ビデオバンド境界線レジスタＶ
ＢＢＲを形成する。
ＣＣＷの第６のワードのビット７は、ビデオバンド境界
線レジスタの最上位ビットで、第５のワードのビット０
は、ビデオバンド境界線レジスタの最下位ビットである
。この２４ビツトの値は、第２のビデオバンドの開始ア
ドレスである。定義上、ＲＰＣは第１のビデオバンドが
アドレス０００００ＯＮＥＸで開始すると仮定する。し
かしながら、第２のバンドの開始は、このバンドの寸法
に依り、特定される必要がある。バンドはワード境界線
にとりかかるべきである。
３．１．６　　ＣＣＷ　　ＷＯＲＤ　　５ＣＣＷの第６
のワードは、ビット１５−８のビデオメモリリフレッシ
ュカランｌ−Ｖ　Ｍ　ＲＣを含む。
ビット１５は、ビデオメモリリフレッシュカウントの最
上位ビット、ビット８は最下位ビットである。特定され
た値は、２つのリフレッシュサイクル間を経過するため
にクロックサイクルの数を規定する。この値は、ビデオ
メモリとして用いられるＤＲＡＭチップの寸法および必
要なリフレッシュインターバル、およびＲＰＣが操作さ
れるクロック周波数に依存する。以下の例は、この値の
使用を説明する。６４　Ｋ　　Ｄ　ＲＡ　Ｍチップで、
２５６の異なるロウアドレスが完全なリフレッシュのた
めに発生されるべきである。メモリが’１ｍｓの特定さ
れたリフレッシュインターバルを有すると仮定して、Ｒ
ＰＣは、７．８μＳごとに１つのリフレッシュサイクル
を行なわなければならない。
１２ＭＨｚのクロック速度で、これは９３クロツクサイ
クルごとに１つのリフレッシュサイクルに翻訳する。そ
れゆえ、ビデオメモリリフレッシュカウンタはＷ２Ｏ３
でプログラムされるべきである。
ＣＣＷの第６のワードのビット０ないし７は、既に説明
したように、ＶＢＢＲの高い方の部分を含む。
３．１．７　　ＣＣＷ　　ＷＯＲＤ　　６ＣＣＷの第７
のワードは、延長Ｘマージンピッ１−ＥＸＭ（ピッ１１
５．１４）および延長ＹマージンビットＥＹＭ（ビット
１３．１２）を含む。
これら２つのビットの口「内は、ＣＣＷの第２のワード
を扱った節で既に説明された。
ＣＣＷの第７のワードのとット１１は予約される。
ビット８，９および１０は、フォントメモリ待機状態ビ
ットＦＭＷと呼ばれる。ビット１０は最上位と１１・で
、ビット８が最下位ビットである。
これらのビットで特定される数は、ＲＰＣがすべてのト
ランザクションに対してフォントメモリとともに挿入し
なければならない待機状態の数（０ないし７）である。
ビット６および７は、ビデオメモリ寸法ビットＶＭＳと
呼ばれる。それらは、以下の表に従って、ビデオメモリ
と接続される型ＤＲＡＭに対応するようにプログラムさ
れるべきである。
ＯＲＰリードモード 予約 （以下余白） ビット５は、ビデオクロック分割制御ピッｌ−ＶＣＫと
呼ばれる。このビットは、ＬＳＹＮＣｆｌ；号がＶ　Ｃ
Ｌ　Ｋ入力と同期か非同期かを示す。０に設定されるこ
のビットは、同期ＬＳＹＮＣを表わし、１に設定される
と、それは非同期ＬＳＹＮＣを表わす。ＶＣＬＫ信号に
同期するＬＳＹＮＣにχ・１して、周波数は、ラスクプ
リンタによって要求されるビデオ周波数でなければなら
ない。ＶＣＬＫ信号と非同期のＬＳＹＮＣに対しては、
Ｖ　ＣＬ　Ｋは、ラスクプリンタによって要求されるビ
デオ周波数の４倍でなければならない。
ビット４はビットメモリプリチャージ延長ビットＶＰＸ
と呼ばれる。このビットか０のとき、プリチャージ延長
サイクルはノーマルビデオメモリバスサイクルに与えら
れないであろう。それか１のとき、ビデオメモリバスサ
イクルは１サイクル延長されるであろう。
ビット３はビデオバッファバスタイミング延長ビットＶ
ＴＸと呼ばれる。このビットが０に設定されると、ビデ
オバッファバス上の通常バスタイミングが選択される。
もし、このビットが１に設定されると、ロウおよびバン
クアト１ノスタイミングは、バンクアドレスをラッチし
、それをデコードするためにより多くの時間を５′［容
するために、１サイクル延長される。
ビット２はビデオメモリ書込待機状態ビットＶＷＷと呼
ばれる。このビットは０に設定されると、待機状態はビ
デオメモリ書込サイクルに挿入されないであろう。それ
が１に設定されると、ＲＰＣはビデオメモリ書込サイク
ルに対して１つの待機状態を挿入するであろう。
ビットＯおよび１は、ビデオメモリ読出待機状態ビット
ＶＲＷと呼ばれる。ビット１か最上位ビットで、ビット
０が最下位である。これらのビットによって特定される
数は、ＲＰＣがすべての、２出トランザクシヨンに対し
て、ビデオバッファメモリで挿入すべき待機状態の数（
０ないし３）である。
３．２　　ソースコマンドワード（ＳＣＷＯ，５ＣＷｌ
）第６図および第７図 第６図および第７図は、それぞれ、ソースコマンドワー
ドｓｃｗｏおよび５ＣＷＩを示す。各々は物理メモリの
３つのレジスタを占ａする。これらの主な目的は、ディ
スバッチモードのソースデータに関する情報を供給する
ことである。標準の応月１１こおいて、１つのソースコ
マンドワード５ＣＷＯはフォントキャラクタにより供給
されるべきである。もし、キャラクタがテクスチャーさ
れるべきなら（第８図参照）、第２のソースコマンドワ
ード５ＣＷＩが供給され、テクスチャーフォントを示す
であろう。
３．２．Ｉ　　ＳＣＷ　　ＷＯＲＤ　　Ｏｓｃｗｏとｓ
ｃｗｔの第１のワードは、それぞれ、イメージブロック
およびテクスチャーブロックに灼してソースカレントア
ドレスの下方部分５ＣＡＲ（Ｌ）を含む。ｓｃｗｏと５
ＣＷＩの第２のワードの下方のバイトは（ビット０−７
）　、このアドレスの上方部分５ＣＡＲ（Ｈ）を含む。
第２のワードのビット７はソースカレントアドレスレジ
スタ５ＣＡＲの最上位ビットで、第１のワードのビット
０は最下位ビットである。このアドレスは、所Ｉｔのイ
メージブロックのビットマツプの開始を示す。アドレス
保持ビットＡＨ，５ＣＷＯおよび５ＣＷＩの第３のワー
ドのビット１４か０に設定されるという条件で、ソース
アクセスの後ごとに、アドレスは自動的に増分される。
もし、ＡＨが１に設定されると、アドレスは増分されず
、それゆえ、ＲＰＣは行先へのすべてのアクセスのため
に同じソースデータを繰返す。
３．２．２　　ＳＣＷ　　ＷＯＲＤ　　１ｓｃｗｏと５
ＣＷｌの第２のワードは、５ＣＷＯと５ＣＷＩの第１の
ワードの説明で説明したように、ソースカレントアドレ
スの上方部分を含む。
それはさておき、それはソースイメージ幅レジスタＳ　
ＩＷＲも含む。これは、８ビットフィールドで、ビット
１５を最上位ビット、ビット８を最下１１ビツトとする
。ソースイメージ幅は、ディスパッチモードのソースイ
メージブロックの幅である。
２５５ワードまでの幅（４Ｃ１（１画素）が特定されｉ
５る。ＲＰＣは、各ソーストランザクションの後、５Ｉ
ＷＲのそのワーキングコピー（ｗｏｒｋｉｒｉｇ　　ｃ
ｏｐｙ）を減分し、５ＩＷＲのワーキングコピーが０に
達すると、ソースイメージ高さを減分するであろう。（
ＳＣＷＩの）テクスチャーフォントのソースイメージ幅
は、（ＳＣＷＯの）キャラクタフォントのソースイメー
ジ幅より大きいか等しくあるべきである。ＲＰＣはキャ
ラクタフォントを優勢として扱い、５ＣＷＯのソースイ
メージ幅が使い果たされるとすぐ、次の走査線に移るで
あろう。テクスチャーフオン！・の次の走査線の開始ア
ドレスは、ｓｃｗｉのＡＨビットが０に設定されるとい
う条件で、５ＣＷＩのソースイメージ幅を使って計算さ
れるであろう。
グラフィック六ロードモードで、５ＣＷＯのソースイメ
ージ幅は、走査線ごとに転送されるべきワードの数でロ
ードされるべきである。もし、４０８０ピクチヤ要素よ
り広いイメージが転送されるべきなら、ＣＰＵは１つ以
上のイメージブロックを用いてこのブロックを転送しな
ければならない。
３、　２．　３　　　ＳＣＷ　　ＷＯＲＤ　　　２ｓｃ
ｗｏの第３のワードは、ソースイメージ高さ５ＩＨＲを
含む。ビット１１が最上位ビットで、とットＯがこのフ
ィールドの最下位ビットである。
この１２ビットフ、イールドで４０９５走査線までのイ
メージブロック高さが特定され得る。テクスチャーされ
たブロックに対して５ＣＷ１に５ＩＨＲはない。ＲＰＣ
は、各走査線がディスバッチされた後、５ＩＨＲ１ｆｉ
を減分する。この値は、イメージブロックの最後の走査
線がディスバッチされた後に、０に達する。
ｓｃｗｔのテクスチャーフォントの高さは、５ＣＷ１の
ＡＨビットが設定されなければ、５ＣＷＯの対応するキ
ャラクタフォントのソースイメージ高さより大きいか等
しくなければならない。
ｓｃｗｏの第３のワードのビット１２は、テクスチャー
フォントビット（Ｔ　Ｘ）と呼ばれる。０に設定される
このビットは、テクスチャーされないキャラクタを示す
。この場３、Ｒｐｃは、５ＣＷＯの直後に、行先コマン
ドワードＤＣＷが送られることを予期する。１に設定さ
れるこのビットは、イメージブロックがテクスチャーさ
れるべきであることを示す。この場合、ＲＰＣはｓ　ｃ
ｗ。
の後、ＤＣＷの前に５ＣＷＩが送られることをｒ期する
。
ｓｃｗｏとｓｃｗｔの第３のワードのビット１４は、ア
ドレスホールドビットＡＨである。通常のイメージブロ
ックディスバッチでそれは０に設定される。この場合、
ソースカレントアドレスは、ソースアクセスの後ごとに
、増分される。もし、このビットが１に設定されるなら
、アドレス保持モードは可能化され、ソースカレントア
ドレスはすべてのソースアクセスに対して同じである。
このモードは、フオーム形成あるいはハツチングに用い
られる。４０８０画索４０り５ラインの領域は、１つの
ディスバッチイメージブロックのパターンで覆われ得る
。このため、ソースカレントアドレスは、パターンを含
むワードを示さなければならず、アドレスホールドビッ
トは１に設定されるべきであり、ソースイメージ幅およ
びソースイメージ高さ双方は、最大値に設定されるべき
である。ＲＰＣは、このイメージブロックを、Ｘ方向に
２５５ワード、Ｘ方向に４０９５ラインにわたって繰返
す。これは、大きな黒い背片領域を印刷するのに特にイ
Ｔ用である。テクスチャーのみにアドレス保持を可能化
することは可能である。これは、使用者が、定期的に繰
返される単一のワードのテクスチャーで、全面的な（ｆ
　ｕ　ｌ　ｌ−ｓ　ｉ　ｚｅｄ）キャラクタをテクスチ
ャーすることを許容する。
ｓｃｗｏと５ＣＷ１の第３のワードのビット１５は、バ
ス選択ビットＢＳである。それは、ソースカレントアド
レスがどのバスを示すかを決定するために用いられる。
このビットは、フォントバス上のデータに対して０に設
定され、ビデオバッファバス上のデータに対して１に設
定される。ビデオバッファからビデオバッファへのディ
スバッチモードを許容するビデオバッファに、ソースデ
ータは存在し得るが、ビデオバッファからフォントメモ
リへのディスバッチモードは不可能である。
３．３　　行先コマンドワード（ＤＣＷ）第９図このワ
ードはメモリに２つの物理レジスタを占ａする。それは
、ディスバッチモードの行先のパラメータを、グラフィ
ックスロードモート、フォントロードモードおよびフォ
ント読出モードのアクセスパラメータと同様に、説明す
る。行先アドレス、オフセット、印刷に使用される色（
黒または白）、不透明な重ね古きおよび行先がその上に
（ｆ在するバスに空間が設けられる。これらの操作モー
ドにおいて、ＣＰＵはアドレス００００ａ＋Ｎを用いる
ＲＰＣからデータを読出し、また同じアドレスに古込む
。ＲＰＣは各トランザクションの後、メモリアドレスを
自動的に増分する。
３．３．１　　ＤＣＷ　　ＷＯＲＤ　　０ＤＣＷの第１
のワードの４つの下位ビット（ビット０−３）は、行先
オフセットレジスタＤＯＲを含む。ディスバッチモード
とグラフィックロードモードに対して、イメージブロッ
クはワード境界線というよりはむしろ、ビット境界線で
開始し得る。行先カレントアドレスは、（ディスバッチ
モードの場ｒ７は）フォントの第１のワードで、（グラ
フィックスロードモードの場合は）グラフィックデータ
で修正されるべき１ワードを示すのみである。行先オフ
セットは、このフォントまたはグラフィックワードが、
ワード境界線からとれだけの位置（ｉにシフトされるか
を示す。ＤＣＷの第１のワードのビット３は、この値の
最上位ビットであり、ビット０は最下位ビットである。
０ないし１５の値か特定し１ｒ、５る。フォント読出モ
ードあるいはフォントロードモードにχ・１して、ＤＯ
Ｒはｆ）０００６１Ｎに設定されるべきである。
ＤＣＷの第１のワードのビ・ソト４ないし１５は、行先
カレントアドレスの下方部分ＤＣＡＲ（Ｌ）を含む。Ｄ
ＣＷの第２のワードのド位１２ビット（ピッｌ−０−１
１）は、このアドレスの上方部分ＤＣＡＲ（Ｈ）を含む
。第２のワードのビット１１は、最上位ビットで、第１
のワードのビット４は行先カレントアドレスの最下位ビ
ットである。
ディスバッチモードにおけるアドレス変換の後に、この
アドレスは、ソースの第１のワードがストアされるビデ
オバッファの０２想アドレスを示す。このアドレスは、
転送の後ごとに、ＲＰＣによって自動的に再び計算され
る。
透明モードに対して、この２４ビツトアドレスは、透明
読出または書込アクセスのために用いられるであろう第
１のアドレスとともにＣＰＵによってロードされるはず
である。それからそれは、ＲＰＣによって自動的に増分
される。
３．３．２　　ＤＣＷ　　ＷＯＲＤ　　ＩＤＣＷの第２
のワード（ビット０−１０）は、ＤＣＷの第１のワード
の説明において説明したように、行先カレントアドレス
の上方部分を含む。
ＤＣＷの第２のワードのビット１２は、ディスバッチＥ
ＯＤビットの最後である。このフラグの存在か、制御ワ
ードレジスタの池のすべての情報をオーバライド（ｏｖ
ｅ　ｒ　ｒ　ｉ　ｄｅ）Ｌ、ＲＰＣの内部動作をトリガ
する。このシーケンスは、ページの最後のディスバッチ
が完成され、たとえ、現？＋：のベージの印刷を完成す
るために多重ブランクハンドが必要とされても、次のデ
ィスバッチ動作が次のページを始めることを二′１容す
ることを示す。ＲＰＣは、１ＬシいベージＹ・１法に達
するまで、「白い」画素を自動的にシフトアウト つＯ ＣＯＤフラグは、明らかにＤＣＷを書込むことにより、
あるいは、ＳＣＷとＤＣＷの５つのワードの「ダミー」
ディスバッチシーケンスを書込むことにより設定されて
もよい。ＲＰＣは、最後のワードか書込まれた後、自動
的にオペレーションを初期化する。ＥＯＤの場合、それ
は、次のハンドのためにベヘ備し、内部レジスタを調節
する内部動作であろう。ＤＣＷの双方のワードは、Ｄ　
Ｍ　Ａ要求出力か正しく制御されることを補償するため
に書込まれるべきである。次のＤＲＱは、印刷かＣＯＤ
によって印されたバンドまで捗るまで、生じないかもし
れない。
ＤＣＷの第２のワードのビット１３は、不透明ビットＯ
Ｑと呼ばれる。このビットは、フォントの「白い」情報
か、透明（背３にがＩＦ＜）（ｓｈｉｎｅｓ　　ｔｉｒ
ｏｕｇｈ）、あるいは不透明（背丑が白で重ね書きされ
る）とみなされるかどうかを特定する。論理Ｏは透明な
重ね書きを表わし、を音標 甘子ｉ→ｌは不透明な重ね書きを示す。第１０図は、こ
れら２つのモードの違いを説明する。このビットは、フ
ォント読出モードまたはフォントロードモードには用い
られない。
ＤＣＷの第２のワードのビット１４は、カラーフラグＣ
Ｌと呼ばれる。それは、現ｔにのイメージが共に印刷さ
れるべき、「カラー」　（黒または白）を特定するため
に用いられる。０は黒い印刷を、１は白い印判を示す。
大きな領域は、アドレス保持フィーチャを可能化するこ
とにより、たった１つのイメージブロックでまず黒に塗
られ得ることが指摘されるべきである（ソースコマンド
ワードの説明参！＋＜０゜以下の表は、カラービット、
不透明ビット、フォント、背景およびテクスチャーの異
なる値の異なる組合わせを示す。これらの表は、ディス
バッチされた情報で実際に覆われる領域にあてはまるだ
けである。もし、０以外の行先オフセットが特定されれ
ば、オフセット位置前のすべての走査線の第１のワード
のｎｆｓ　Ｖｔ、および、オフセット位置の後のすべて
の走査線の最後のワードの領域は修正されない。
（以下金白） 以下の表は、テクスチャーフォント（ＳＣＷＩ）が用い
られなかった場合の、異なる組合わせを示す。
Ｄ　ＣＷの第２のワードのビット１５は、フォント読出
およびフォントロードモードのバス選択ビットＢＳであ
る。「０」はビデオペノファバスを、「１」はフォント
読出を示す。これは、出のバスか透明モードに用いられ
Ｓべきかを・バず。ディスパリ千、グラフ、イックスロ
ートおよびＯＲＰモードで、このビットは無１ｓＬされ
る。
′３．４　　使用音アクセス＋ｉ（能リソースとのトラ
ンザクション ＣＰＵおよびＲＰＣ間のすへてのトランザクションは、
ＲＰＣの内部レジスタ・＼のＣＰＵの書込あるいは読出
による。
もし、ＣＰＵがビデオ戸（ツファまたはフォントメモリ
のデータにアクセスすることを要求するなム゛）、それ
は以下に説明されるＲＰＣの透明モードの１つによって
ｉ＋７なければならない。１回にたった１つのモートの
みがブＯグラムされｉするのて、ＲＰＣがディスパッチ
モードの間は、透明アクセスを行なうことは不可能であ
る。
ソースおよび行先コマンドワードは、データ要求信号か
ＲＰＣによって起こされた後にのみ書込まれるべきであ
る。制御コマンドワードは、第１のソースおよび行先コ
マンドワードの前に書込まれるべきである。ＣＣＷの第
１のワードのビット０（ラスクスキャン制御ビット）は
、第１のビデオバンドに＆−１ｔ、て０に設定されるで
あろう。ＣＣＷの第１のワードは、今度は１に設定した
ビット０で、ＲＰＣに１１）び書込まれ得る。しかしな
がら、この書込は、ＲＰＣがＢＤビットを設定した後お
よび次のソースまたは行先コマンドワードの書込の前に
のみ起こりｉする。これらの規則に従わないことは、印
刷時に予想できないエラーに通じる。
３．５　　データハンドリングとフ十−マヅト３、　５
．　１．　　ＣＰＵインターフェイス上のデータＣＰＵ
上に転送されるすべてのデータは、１６ビツト幅でなけ
ればならない。これは、コマンドワードに灯しても、透
明モードのデータワードに２１してし真実である。もし
、ＣＰＵが、（ビデオ・〈ツファバンド内あるいはその
外において）データをビデオバッファにロードしたいな
ら、ディスバッチモードの前にすべきである。これは、
仝ベージビデオバンド・−ツファを自゛しな１すれば、
グラフィックの１ページすべてを印！フ１１することが
全く不可能であることを意味する。しかしながら、１ブ
ロツクのグラフィックをフすントメモリまたはビデオバ
ッファのどこかにロード（７、それからこのブロックを
印刷時にビデオベンドハッファに転送するためにディス
バッチモードを用いることはｔｉＩ能である。このやり
力は、成るグラフィックスブロックをｔｉＩ　ｌｅら用
いるときには特にａ用である（たとえば、レターヘッド
、会社のロゴタイプ等）３、　　ｒ、　　２　　グラフ
ィックスとフォントデータ透明モードの１つにロードさ
れるグラフィックブロックのデータフォーマットとフォ
ントデータのデータフォーマントは本質的に同一である
。イノ−ジブロック幅（またはグラフィックスブロック
幅）は、１６ビ７１・の増分であるべきである。
スキャンは左から（ｉに、上からドに行なイ〕れる。
キャラクタまたはグラフィックブロックの第１のワード
は、左−Ｌのワードである。これは、ソースカレントア
ドレスが示すワードである。第１の走査線のすべてのワ
ードはこのワードに続く。第２のおよび続くすべての走
査線のワードは、う・ｒンコードまたは空間の終了ｔム
しに、直接に続く。以下の表は、２ワード長さのライン
の１つのイメージブロックでイメージブロックとメモリ
ワードとの関係を示す。
（以下余白） 実際のイメージブロック ｆｅｄｃｂａ９８７６５４３２１０ｆｅｄｃｂａ９８７
６５４３２］０フォントメモリ ｆｅｄｃｂａ９８７６５４３２１０ フォントまたはグラフィックスブロックの左上のビット
は、メモリの最上位ピッＩ・に割当てられることが指摘
されるべきである。フォントデータが交換可能フォント
カートリッジに存在するシステムにとって、フォントに
関する特有の情報をフォントカートリッジに記憶するこ
とはＩＩＪ能である（たとえば、フォントの名前、ビッ
トマツプ開始位置のルックアップテーブル、キトラクタ
寸法のルックアップテーブル等）。ＲＰＣはこのデータ
に影響されないが、ＣＰＵはフォント読出モードを用い
てそれを読出し得る。
（以下余白） ＳＢ　　− ＳＢ ３゜ 制御ワードアドレス割当 アドレスＡＯ−Ａ３ ｏｏｏ。
（ＪＯｌｏ ］０００ ］０１０ 制御ワード 透明／フライバイレジスタ ＣＣＷ　（０） ＣＣＷ　（１） ＣＣＷ　（２） ＣＣＷ　（３） ＣＣＷ（４） ＣＣＷ　（５） ＣＣＷ　（６） ＳＣＷＯ（（’）） ＳＣＷＯ（１） ＳＣＷＯ（２） ＳＣＷＩ　　（０） ＳＣＷＩ　（１） ＳＣＷｌ　（２） ＤＣＷ　（０） ＤＣＷ（１） ３．７　　計算ソースおよび行先アドレスＳＣＷとＤＣ
Ｗのソースおよび行先カレントアドレスは、ＣＰＵによ
って計算される。ソースカレントアドレスを計算するこ
とは、仝＜　ＣＰＵ次第である。フォントメモリの組織
とビデオバンドバッフ７に用いられないビデオメモリの
部分の使用は、システム設計者次第である。ＳＣＷに供
給されるソースカレントアドレスは、ディスバッチされ
なければならないビットマツプされた情報を含むＴ２１
のワードを示すべきである。
ディスバッチモードの行先アドレスは、仮想アドレスで
ある。計算には従うべきい（っかの規則がある。１つの
例がそれらを説明するであろう。
その左上の隅が位置Ｘ、　Ｙと想定されるイメージブロ
ックを印刷する。これは、そのページの左上の画素から
主要走査方向においてＸの画素を、そのページの左上の
画素から副走査方向においてＹの走査線を示す。左上の
画素が、実際にスキャンアウトされる第１の画素であり
、そのＸ、Ｙアドレスは０．０である。マージン次第で
、これは必すしもそのページの左上の隅である必要はな
い。
ＣＰＵは、今度はそして、このＸ、Ｙアドレスを１反ｔ
１メモリアドレスに４１１．沢しなければならない。
我々のページは、ＰＸＳＲ画素幅である。ＰＸＳＲは画
素で特定される。走査線あたりに用いられる１６ビツト
メモリワードの数は、それゆえ、次に高い整数に丸めら
れたＰＸＳＲ／１６である。
この値は全ページに対して定数である。この定数はＹで
乗算される。これは、走査ｔＱｙの第１のワードにメモ
リアドレスを与える。１６て除算されたＸ（整数部分の
み）は、この値に加えられるはずである。Ｘの４つのト
１立ビットは、このイメージブロックにに・Ｉする止に
行先オフセットである。
このアドレスは、メモリの全ビットマツプが人手Ｉｌｌ
能である場百にのみ、真実のメモリアドレスである。全
ページより小さいバンドか用いられる場、）は、これは
１擬態アドレスである。ＲＰＣは、ｆ擬態メモリアドレ
スから物理メモリアドレスを自動的に１−１算する。
セクション４・インターフェイス動作の詳細な機能の説
明 ４．１ＣＰＵアクセス動作 ＲＰＣレジスタがＣＰＵによってアクセスされる手順は
以下のとおりである。
４．１．Ｉ　　ＣＰＵ読出アクセス動作１）　　ＣＰＵ
はＣＰＵバスに意図されたレジスタを特定するアドレス
ＡＯ−Ａ３を置く。
２）　　　（ＲＰＣの外部の）ＣＰＵアドレスデコーダ
はＣ８入力をＬＯＷに駆動する。これはＲＰＣをスレー
ブとして選択する。
３）　　ＣＰＵはＲＤ大入力ＬＯＷに駆動する。
４）　　ＲＰＣは、意図されたレジスタがすぐにアクセ
スできないように、ＲＥＡＤＹ出力をＬＯＷに駆動する
。
５　）　　ＲＰ　ＣＲＥ　Ａ　Ｄ　Ｙ出力は、ＲＰＣレ
ジスタのデータか利用可能になったときにＨＩ　Ｇ　Ｈ
に駆動される。
６）　　ＤＯ−Ｄ１５は、白゛効データを持つＲＰＣに
よって駆動される。
７）　　ＣＰＵはＲＰＣＲＤ大入力ＨＩＧＨに駆動する
。
８）　　Ｃ３人力がＨＩＧＨに駆動される。さらなる読
出アドレスはステップ１）を実行することにより始めら
れる。
注意：　もしＲＥＡＤＹがＬＯＷに駆動されステップ７
）かステップ５）に先行すると、読出アクセスはＣＰＬ
Ｉによって放棄（ａｂｏｒｔｅｄ）されるだろう。状態
情報を含むＣＣＷの第１のワードへの読出は、読出アク
セスと前段で放棄された読出アクセスとか状態ビットを
クリアしてしまうので、放棄されてはならない。
ｂし読出アクセスがフォント（ｆｏｎｔ）読出モードの
間に放棄されると、ＣＰＵはフォント読出モードを続け
るために、行先カレントアドレスを再プログラムしなけ
ればならなくなる。
もし読出アクセスか放棄されると、ＲＥＡＤＹはＨＩＧ
Ｈに駆動され、Ｄｏ−Ｄ１５は浮動する。
さらなる読出アクセスはステップ１）を実行することに
よって始められる。
４．１．２　　ＣＰＵ古込書込セス動作１）　　ｃｐｔ
ｙは意図されたレジスタを特定するアドレスＡＯ−Ａ３
をＣＰＵバスに置く。
２）　　　（ＲＰＣの外部の）ＣＰＵアドレスデコーダ
はＣ５入力をＬＯ”ｔｌＶに駆動する。これはＲＰＣを
スレーブとして選択する。
３）　　ＣＰＵはＷＲ大入力ＬＯＷに駆動する。
４）　　Ｄｏ−Ｄ１５は有効データを持つＣＰＵによっ
て駆動される。
５）　　ＲＰＣは、わ、図されたレジスタがすぐにアク
セスできないように、ＲＥＡＤＹ出力をＬＯＷに駆動す
る。
６）　　ＲＰＣＲＥＡＤＹ出力はＲＰＣレジスタが利用
可能になるとＨＩＧＨに駆動される。
７）　　ＣＰＵはＲＰＣＷＲ大入力ＨＩＧＨに駆動する
。
８）　　Ｃ３入力はＨＩＧＨに駆動される。さらなる書
込アクセスはステップｌ）を実行することにより始めら
れる。
注ｆ！、：　　もしＲＥＡＤＹ出力がＬＯＷに駆動され
かつステップ７）がステップ６）に先行すると、書込ア
クセスは放棄されるだろう。もし書込アドレスがフォン
トロードモードまたはグラフィックスロードモードの間
に放棄されると、ＣＰＵはフォントロードモードまたは
グラフィックロードモードを続ける前に行先カレントア
ドレスを再プログラムしなければならない。
もし書込アクセスが放棄されると、ＲＥＡＤ￥はＨＩＣ
；Ｈに駆動される。特定されたレジスタの内容は保証さ
れない。さらなる書込アクセスはステップ１）を実行す
ることにより始められる。
４．１．３　　ＣＰＵフライバイ（ｆｌｙ−ｂｙ）書込
アクセス ＲＰＣがＤＲＱを出した（ｒａｉｓｅ）後、外部ＤＭＡ
コントローラはＲＰＣの内蔵のフライバイ能力を使うこ
とができる。フライバイはＤＲＱの後にＲＰＣにｓｃｗ
ｏ、５ＣＷＩおよびＤＣＷを書込むことができるのみで
ある。フライバイモードでは、外部論理がＲＰＣアドレ
スＡＯ−Ａ３を０ＯＯＯＢ　Ｉ　Ｎに接続しなければな
らず、ＲＰＣの内部の論理は現在の内部アドレスを計算
する。
アクセス手順とタイミングは通常のＣＰＵアクセスのそ
れと全く同じである。
４．２　ビデオバッファ動作 ＲＰＣがビデオバッファアクセス動作を行なう手順は以
下のとおりである。
４、　２．　１　　ビデオバッファ読出アクセス動作１
）　　ＲＰＣはバンクアドレスとロウアドレスとをアド
レスバイアスＶＡＤＯ−１５に置く。
２）　　ＲＰＣはＶＲＡＳをＬＯＷに駆動する。
もしもＣＣＷ内のビデオタイミング延張ビットが設定さ
れていれば、１延張サイクルが押入される。
３）　適当な時間の後、ＶＡＤＯ−ＶＡＤ７（ＶＡＤ８
またはＶＡＤ９）がＲＰＣの列アドレスで駆動される。
４）　　ＶＣＡＳラインがＲＰＣによりＬＯＷに駆動さ
れる。適当な時間の後、ＲＰＣはアドレスバスＶＡＤＯ
−１５を浮動させ、ＶＲをＬＯＷＩ：駆動する。
５）　もしＣＣＷのＶＲＷフィールドに零待機状態がプ
ログラムされていれば、ＲＣＰはデータバスＶＤＯ−Ｖ
Ｄ１５を介して人力データを捕捉する。もしユーザが非
零読出待機状態をプログラムしていれば、ＲＰＣはそれ
に従って待機状態を挿入する。
６）　　ＶＲがＨＩＧＨに戻る。
７）　　ＲＰＣはＶＣＡＳをＨＩＧＨに駆動する。
８）　ＲＰＣはＶＲＡＳをＨＩＧＨに駆動する。
９）　　ＲＰＣは１プリチヤージサイクルを挿入する。
１０）　新しいサイクルを実行する前に、ＲＰＣはＶＰ
Ｘビットに従って待機状態を挿入し、より低速のＤ　Ｒ
Ａ　Ｐｖｌによって要求されるプリチャージ時間の延張
をする。
４、　２．　２　　ビデオバッファ書込アクセス動作１
）　　ＲＰＣはバンクアドレスと行アドレスとをバスＶ
ＡＤＯ−１５に置く。
２＞　　ＲＰＣＩ；！ＶＲＡＳをＬＯＷＩ：駆動する。
もしもＣＣＷ内のビデオタイミング延張ビットが設定さ
れていれば、１延張サイクルが挿入される。
３）　適当な時間の後、ＶＡＤＯ−ＶＡＤ７（ＶＡＤ８
またはｖＡＤ９）はＲＰＣにより列アドレスで駆動され
る。
４）　　ＲＰＣはＶＣＡＳラインをＬＯＷに駆動する。
適当な時間の後、ＲＰＣはバスを出ノＪデータで駆動す
る。それからＲＰＣはＶＷＥをＬＯＷに駆動する。
５）　もしＶＷＷビットが１に設定されていれば（ＣＣ
Ｗ６、ビット２）、ＲＰＣはそれに従って待機状態を挿
入する。
６　）　　Ｖ　ＲＡ　Ｓ　ｔ３　ヨびＶＣＡＳがＨＩＧ
ＨＩ：ｌ：戻る。
７）　　ＶＷＥがＲＰＣによりＨＩＧＨに駆動される。
８）　　ＲＰＣは１プリチヤージサイクルを挿入する。
９）　新しいサイクルを実行する前に、ＲＰＣはＶＰＸ
ビットに従って待機状態を挿入し、より低速のＤＲＡＭ
によって要求されるプリチャージ時間の延張をする。
４．２．３　　ビデオバッファ１涜出修正占込アクセス
動作 １）　　ＲＰＣはバンクアドレスと行アドレスとをアド
レスバスに置く。
２）　　ＲＰＣはＶＲＡＳをＬＯＷに駆動する。
もしＣＣＷ内のビデオタイミング延張ビットが設定され
ていれば、１延張サイクルか挿入される。
３）　適当な時間の後、ＶＡＤＯ−ＶＡＤ７（ＶＡＤＯ
またはＶＡＤ９）かＲＰＣによって列アドレスで駆動さ
れる。
４）　　ＶＣＡＳラインがＲＰＣｉ、：よ−＞てＬＯＷ
に駆動される。
５）　適当な時間の後、ＲＰＣはバスを浮動させＶＲを
ＬＯＷに駆動する。
６）　　ＣＣＷのＶＲＷフィールドに零待機状聾がプロ
グラムされていれば、ＲＰＣは人力データを捕捉する。
もしユーザが非零待機状態をプログラムしていれば、Ｒ
ＰＣはそれに従って待機状態を挿入する。
７）　　ＲＰＣがＶＲをＨＩＧＨに駆動する。
８）　　ＲＰＣは出力データをＶＡＤＯ−ＶＡＤ１５に
置く。
９）　　ＲＰＣはＶＷＥをＬＯＷに駆動する。
１０）　もし非零書込待機状態がプログラムされていれ
ば、ＲＰＣはそれに従って待機状態を挿入する。
１１）　　ＶＲＡＳおよびＶＣＡＳかＨＩ　Ｇ　Ｈに戻
る。
１２）　　ＶＷＥがＨＩＧＨＩ：Ｊ、５る。
１３）　　ＲＰＣがデータバスを浮動させる。
１４）　新しいサイクルを実行する前に、ＲＰＣはＶＢ
Ｘビットに従って待機状態を挿入し、より低速のＤＲＡ
Ｍによって要求されるプリチャージ１１，１間の延張を
する。
４、　２．４　　ビデオバッファリフレッシュ動作コマ
ンド制御ワードのＶ　Ｍ　ＲＣフィールドにＤＲＡ　Ｍ
リフレッシュ期間をプログラムする。ＲＰＣコントロー
ラ５５は最後のリフレッシュ動作から経過したクロック
サイクルの数を追跡する内部カウンタをＨする。このカ
ウンタがＶＭＲＣフィールド内で特定された数に達する
と、リフレッンユ回路はリフレッシュ要求を出す。加え
て、ＲＰＣＩＩ１１？８器５５は、１０ビツト内部リフ
レッシュ行アドレスレジスタを有する。このレジスタは
ハードワイヤードのＲＥＳＥＴに応答してＯにリセット
され、各リフレッシュ動作の後に１ずつ増分される。Ｒ
ＰＣは常に１０ビツトのりフレッンユアドレス（１０２
４行）を与える。リフレッシュ手順は以下のとおりであ
る。
１）　　ＲＰＣはリフレッシュ行アドレスをアドレスバ
スＶＡＤＯ−ｖＡＤ１５に置き、かツＶＲＦＥラインを
ＬＯＷに駆動する。
２）　　ＲＰＣはＶＲＡＳラインをＬＯＷに駆動する。
３）　　、ｉｌ！！ｉ当な時間の後、ＲＰＣはＶＲＡＳ
ラインをＨＩＧＨに駆動する。
４）　　ＲＰＣはＶＲＦＥをＨＩＧＨに駆動する。
５）　新しいサイクルを実行する前に、ＲＰＣはＶＰＸ
フィールドに従って待機状態を挿入する。
注、念：　　もしもリフレッシュ動作がビデオバッファ
読出／８：込またはビデオアウトアクセス中に要求され
ると、ＲＰＣは現在のアクセスを終了し、リフレッシュ
動作を挿入し読出／書込アクセスを再開する。
４．２．５　　ビデオバッファ延張行アドレスタイミン
グ それほど高い性能を必要としないシステムにおいては、
上述のタイミングはより低速の周辺機器（ラッチ、駆動
装置、デコーダ）の使用を１」ｊ限するだろう。ＲＰＣ
はこれらのより低速の装置とうまく対処するために内蔵
型の設備を白−する。ＣＣＷの第７番［１のワードのビ
ットはビデオバッフ７パスタイミング延張ビツトと呼ば
れる。このビットによって、行アドレスタイミングは１
クロツクサイクルだけ延張されることができ、こうして
行およびバンクアドレスをラッチしかつバンクアドレス
をデコードするのにより多くの時間をり、える。
４．３　フォントメモリ動作 ＲＰＣはフォントメモリを１６Ｍワードまでのデータを
収めることのできる大きなメモリ空間とみている。通常
のシステムでは、このメモリは異なったフォントカート
リッジに分割できる。これらのカートリッジのためのア
ドレスのデコード化はＲＰＣ外部で行なわれる。
４、　３．　１　　フォント読出アクセス動作１）　　
ＲＰＣはＦＡＬＥ２出力をＨＩＧＨに駆動し、メモリア
ドレス（ＦＡｌ６−ＦＡ２３）の高いバイトをフォント
バスＦＡＤＯ−１５に置く。
アドレスはＦＡＬＥ２出力のＨＩＧＨからＬＯＷへの遷
移の間有効である。
２）　　ＲＰＣはＦＡＬＥＩ出力をＨＩＧＨに駆動し、
メモリアドレス（ＦＡＯ−ＦＡｌ５）のより低い２個の
バイトをフォントバスＦＡＤＯ−ＦＡＤ１５に置く。ア
ドレスはＦＡＬＥＩ出力のＨＩＧＨからＬＯＷへの遷移
の間有効である。
３）　　ＲＰＣはＦＲＤ出力をＬＯＷに駆動する。
４）　　ＲＰＣはＣＣＷのＦＭＷフィールドに従って待
機状態をフォントバスＦＡＤＯ−ＦＡＤＩ５に挿入する
。
５）　　ＲＰＣはＦＡＤＯ−ＦＡＤ１５上に置かれた有
効入力データを捕捉する。
６）　　ＲＰＣはＦＲＤをＨＩＧＨに駆動する。
さらなる読出アクセスはステップ１）を実行することに
より始められる。
４、　３．　２　　フォント書込アクセス動作１）　　
ＲＰＣはＦＡＬＥ２出力をＨＩＧＨに駆動し、メモリア
ドレス（ＦＡｌ６−ＦＡ２３）の高いバイトをフォント
バスＦＡＤＯ−ＦＡＤ７に置く。アドレスはＦＡＬＥ２
出力のＨＩＧＨからＬＯＷへの遷移の間有効である。
２）　　ＲＰＣはＦＡＬＥＩ出力をＨＩＧＨに駆動し、
メモリアドレス（ＦＡＯ−ＦＡｌ　５）のよす八い２個
のバイトをフォントバスＦＡＤＯ−ＦＡＤ１５に置く。
アドレスはＦＡＬＥＩ出力のＨＩＧＨからＬＯＷへの遷
移の間有効である。
３）　　ＦＡＤＯ−ＦＡＤ１５はＲＰＣによって有効デ
ータで駆動される。
４）　　ＲＰＣはＦＷＲをＬＯＷに駆動する。
５）　　ＲＰＣはＣＣＷ内のＩ”ＭＷフィールドに従っ
て待機状態をフォントバスに挿入する。
６）　フォントメモリはデータを特定された位置にロー
ドする。
７）　　ＲＰＣはＦＷＲをＨＩＧＨに駆動する。
さらなる書込アクセスはステップ１）を実行することに
より始められる。
４．４　プリンタインターフェイス ４．４．１　　ページ同期動作 ｌ）　　ＲＰＣはＧＯコマンドを受取る。
２）　　ＲＰＣはＰＳＮＹＣ人力の状態を読出す。
３）　もしもＰＳＹＮＣラインがＨＩＧＨであれば、Ｒ
ＰＣは以下のステップを行なう。そうでなければステッ
プ２）に戻る。
４）　　ＲＰＣはＹマージンカウント動作を始める。
５）　　ＲＰＣはＹマージンカウント動作が終了すると
ライン同期動作を始める。
４．４．　２　ライン同期動作 ｌ）　　ＲＰＣはＹマージンカウントが終了するとＬＳ
ＹＮＣ入力の状態を読出す。
２）　もしＬＳＹＮＣがＨＩ　Ｇ　Ｈであれば、ＲＰＣ
はＸマージンカウントを開始する。さもなければステッ
プ１）に戻る。
３）　非同期のＶ　ＣＬ　Ｋの場合には、ビデオクロッ
クはＬＳＹＮＣと同期する。
４）　　ＲＰＣはＸマージンカウント動作を始める。
５）　　ＲＰＣはＸマージンカランＩ・か終了するとＶ
ＤＯ信号を発生する。
セクション５：動作モード ＲＥＳＥＴの後にＲＰＣ動作を始めるために、ＣＰＵは
ＲＰＣにコマンド制御ワードをロードする。このワード
は意図された動作モードを特定する。７種類のモードが
可能である、すなわち、上述のとおり、リセット、ＯＲ
Ｐロートモード、ＯＲＰ読出モード、ディスバッチモー
ド、フォント読出モード、フォントロードモードおよび
グラフィックロードモードである。ＯＲＰ　＝出モード
、ＯＲＰロードモード、フォント読出モード、フォント
ロードモードおよびグラフィックロードモードは透明モ
ードと呼ばれる。
第１のモード、リセットは、プログラムされたレジスタ
ｃｃｗ、ｓｃｗｏ、５ＣＷＩおよびＤＣＷをクリアする
ことなしに、ＤＣＷ内の状態ビットを含むすべての内部
制御フラグをクリアする。
もし第１のバンドで次の組のプリントが開始されるなら
ば、ソフトエラーリセットが送られなければならない。
もｔ、　ＲＥ　Ｓ　Ｅ　Ｔがプリント動作の終了前に送
られると、ＣＰＵはビデオメモリをクリアしなければな
らない。
５．１　　ディスバッチモード ディスバッチモードはテキストのプリントのための通常
の動作モードである。ＲＰＣはフォントメモリからデー
タを取出し、それをビデオバッファに；（写する。
ソースコマンドワード（Ｓ　ＣＷ　［、）　）はディス
バッチされるべきイメージブロックビットマツプの開始
アドレスを特定する。ビットマツプはフォントメモリ内
またはソースコマンドワードＯにおいて特定されたソー
スカレントアドレス５ＣＡＲから始まる連続した位置の
ビデオバッファにストアされなければならｆｉい。ｓｃ
ｗｏのソースアドレス保持ビットが０に設定されていれ
ば、ＲＰＣはこのデータを１語ずつアクセスする。もし
このビットが１に設定されていれば、ＲＰＣはソースア
ドレスを増分せず、したがって常に同じソースワードを
アクセスする。ＲＰＣはテクスチャーフォントモードが
ｓｃｗｏ内のＴＸビットによって特定されているとき、
５ＣＷｉに従ってテクスチャーされたイメージをディス
バッチする。５ＣＷＩはイメージブロックまたはフォン
トをテクスチャーするために用いられるテクスチャーマ
スクの開始アドレスを特定する。テクスチャーマスクは
フォントメモリかまたはソースコマンドワード１内で特
定されたソースカレントアドレスＳ（：ＡＲから始まる
連続した位置のビデオバッファにストアされなければな
らない。ＲＰＣは、もし５ＣＷＩのソースアドレス保持
ビットが０に設定されていれば、このデータを１語ずつ
アクセスする。もしのビットが１に設定されていれば、
ＲＰＣはソースアドレスを増分せず、したがって常に同
じソースチフスチャーワードをアクセスする。
ｊｊ先コントロールワードは行先カレントアドレスＤＣ
ＡＲを含む。この実際のアドレスはビットマツプ情報の
最ｔηの部分を含むであろうページの位置を示す。イメ
ージブロックはワードの境界よりもむしろビットの境界
で開始されｊ！７るので、行先コマンドワードはまたＯ
ないし１５ビツトの行先オフセットＤＯＲを含む。ビッ
トマツプはこの行先オフセットによって右にシフトされ
なければならない。
ＲＰＣはラスクプリンタのリアルタイムの要求に応える
ためにビンボン戦略を用いることかできる。２個のバン
ドか用いられる。一方のバンドはＲＰ　Ｃによって読出
されてデータはプリンタにクロックで出されるが、第２
のものはフォントおよびグラフィック情報で満たされて
いる。第１のバンドのすべてのデータをスキャン・アウ
トしｔ二後、ＲＰＣは第２のバンドに切換わっでスキャ
ンしかつ第１のバンドバッファをデータで満たす。
ＲＰＣはまた、１ハンドのみて動作されることもてきる
。このバンドはビットマツプの１ペ一ジ分のサイズを持
っていなければならない。この場合、１ページが全部デ
ィスバッチされる前にプリントを開始できないので、全
体のスループットは制限される。
２個のバンドのサイズはシステムの設計名によって決定
される。最大の性能を達成するためには大きなバンドを
用いなければならない。小さいバンドはメモリを節約す
るが、ＣＰＵによる付加的な処理を必要とする。小さい
バンドでは、所与のイメージブロックがバンドに適合し
ないことがありｉする。その場合、ＣＰＵはそのパラメ
ータを＋ｌｊび読出して次のビデオバンドのために部分
的なイメージブロックを、今度は新ししいソースおよび
行先アドレスで送らなければならない。
ビデオバンドはビデオバッファ内にある。第１のハ゛ン
ドは定在によりアドレス００００００　、ｅ、で始まる
。そのサイズは制御コマンドワード内のビデオ・〈ンド
境界レジスタによって定ムされる。
呂々の新しいスキャンラインはワードの境界で姶まらな
ければならない。これはＰＸＳＲが１６の倍数でない場
合に、各走査ラインの最後のワードかフィルビットを含
むことを意味する。第２のビデオバンドの開始アドレス
は制御コマンドワード（ビデオバンド境界レジスタ）内
でＲＰＣに与えられなければならない。
５．１．１　　第１のビデオバンドコンパイル第１のビ
デオバンドについては、ＲＰＣはデータをビデオバンド
１に満たすだけである。ビデオバンド２のスキャンアウ
トはまだ始まっていない。
以下はディスパッチモードの内部手順である。
１、　　　ＣＰＵがモード制御をディスバッチモードに
設定した後、ＲＰＣはＤＲＱをＬＯＷに駆動する。
２、　　　Ｒｐｃは書込まれるべきＳＣＷとＤＣＷのす
べての５ワード（もしテクスチャーならば８ワード）だ
け待機する。ＤＣＷの第２のワードが最後に書込まれな
ければならない。ＲＰＣはＤＲＱをＨＩＧＨ＋、：駆動
する。
３、　　もし行先が現在ディスバッチされたビデオバン
ドの外にある。ことかわかれば、ＲＰＣは他のビデオバ
ンドが完全にスキャンアウトされるまで（もし走査が既
に始まっていれば）待機する。
ＲＰＣはＢＤビットを設定し、Ｉ　ＮＴＲをＬＯＷに駆
動し、制御は２に戻る。
４、　　ＲＰＣはソースカレントアドレスレジスタ５Ｃ
ＡＲによって特定されたワードをアクセスする。もしア
ドレス保持ビットが設定されていなければ、このアドレ
スは増分される。同時に、制御レジスタファイル内の一
時的なソース幅レジスタが減分される。
５、　行先ワードがＲＰＣによって読出される。
ソースワードは行先オフセットによってシフトされる。
ソースワードは既に存在する行先ワードと組合わされる
。修正された行先ワードが再びストアされる。
６６　　行先の次のワードがアクセスされ、ソースワー
ドの残余の部分と組合わされる。
７、−時的なソース幅レジスタがチエツクされる。もし
それがＯでなければ、動作は３に戻る。
もしそれがＯならば、ＲＰＣはソースイメージ高さレジ
スタを減分し、新しい行先カレントアドレスＤＣＡＲを
以下の式に従って計算する、すなわちＤＣＡＲｎ　ｅ　
ｗ　＝ＤＣＡＲｏ　ｌ　　ｄ　−（ワードにおける）イ
メージブロック幅＋（最も近いワードに四捨五入された
）ＰＸＳＲ，もしも−時的ソース幅レジスタが０でなけ
れば、ＤＣＡＲは増分される。
８、　　ＲＰＣは新しいＤＣＡＲがビデオバンド境界を
越えるかどうかをチエツクする。もしそうならば、この
イメージブロックのディスパッチは終了する。もしソー
スイメージ高さが０に達して、イメージブロックが完全
にディスパッチされたことを示せば、ディスパッチはこ
れによってもまた終了する。
９、　　もしもイメージブロックが完全にディスパッチ
されれば、ＲＰＣはＤＲＱをＬＯＷに駆動し、ＣＣＷの
第１のワード内のＤＣＣピットを１に設定する。動作は
２に戻る。
１０、　　もしもイメージブロックがビデオバンドの１
つを越えれば、ＲＰＣはＣＣＷ内でディスパッチ不完全
ビットＤＩを設定し、ｌＮＴＲをＬＯＷに駆動する。ソ
ースおよび行先カレントアドレスは両方とも次のバンド
のための正しい値を含む。したがってＣＰＵはこのイメ
ージブロックが送られる次の回のためにｒｉｒｒも修正
する必要がない。
１１、　　第１のバンドを完全にディスパッチした後、
ＣＰＵはＣ接次のバンドのディスパッチを開始しかつ第
１のものをスキャンアウトするこができる。このために
、ＣＰＵはラスク制御ビットＲＣを１に設定する。もし
も第１のバンド内の文字情報のみがプリントされるへぎ
であるならば、ＥＯＤビットが設定されかつＤＣＡＲが
０の状態で、ＤＣＷＯへの書込とそれに続＜ＤＣ８への
書込がなされなければならない。ＲＰＣは次のバンドに
アクセスすることなしに、プリンタに「白」情報（ＣＣ
Ｗ内のビデオ極性規格に従った「白」）を送ることによ
って、ページを終了する。したがってＣＰＵは次のペー
ジのためにデータをディスパッチすることが既に可能で
ある。
５．１．２　　後続のビデオバンドコンパイル第１のも
のに続くその後のビデオバンドのすべてのコンパイルは
第１のものと本質的に同じである。しかしながら、ＲＰ
Ｃは今や実際のデータをラスクプリンタにスキャンアウ
トしなければならない。スキャンアウトのためのスキャ
ン読出は他のすべての・〈ストランザクジョンに優先す
る。プリン・トされる・べきｉ没後のバンドは、ＥＯＤ
ビ・ストか設定されかつＤＣＡＲが〔〕の状態でＤＣＷ
Ｏに古込み続いてＤＣＷＩに書込むことによってｃＰＵ
によって示されなければならない。これはＲＰＣがバン
ドへのアクセスを終了することを引き起こす。スキャン
動作はＣＣＷ内のページＹサイズレジスタか使い東たさ
れるや否や終了する。
５．１．３　　ビデオ直列シフトアウト１、　　　ＣＰ
ＵはＣＣＷのラスク制御ビットに１を書込む。
２、　　　ＲＰＣはビデオバンドの第１のワードにアク
セスし、アドレスポインタを増分する。
３、　　ＲＰＣはＰＳＮＹＣを検査する。ＰＳＮｙｃが
ＨＩＧＨになるや否や、ＲＰＣはＬＳＮＹＣをカウント
することによってｙマージン手順を開始する。
４、　　ｙマージン手順が終了すると、ＲＰＣはＬＳＹ
ＮＣＯ後にビデオクロックをカウントすることによって
Ｘマージンｆ順を開始する。
５、　　　ｘマージン千庫１の後、ＲＰＣはアクセスさ
れたワードを直列化（７、これをプリンタに送る（ＲＰ
ＣはＲＣビットを１に設定した後直列化動作を始めるの
に１０ないし２０クロツクサイクルを必要とする。） ６、　　　ＲＰＣは次のワードをアクセスし、アドレス
ポインタを増分する。
７、　　ワードは直列化されスキャンアウトされる。内
部カウンタがスキャンアウトされたビットの数を追跡し
続ける。
このカウンタがページＸサイズレジスタＰＸＳＲの値に
達すると、直列化は停止される。次のし５ＹＮＣ信号の
後で、ＲＰＣは次の走査線を続ける。Ｙカウンタが増分
されかつページＸサイズレジスタと比較される。カウン
タがページＹサイズレジスタに達するや否や、ＲＰＣは
ＣＣＷ内にベージ柊’−（のビットを設定し、ｌ　ＮＴ
Ｒを出す。ＥＯＤディスバッチによってマークされたバ
ンドの最後のワードかスキャンアウトのために読出され
ると、ＲＰＣはページＹサイズレジスタが使い果たされ
るまで「白」のための１倫理（直をスキャンアウトする
。この特徴はページを、その紙の上部のみがテキス！・
（たとえばレターヘッドなど）によって覆われた状態で
プリントすることをより簡＋１１にする。べりｉれなけ
ればならないのはテキスｊ・を白゛する・ヂンドのみで
ある。これらのバンドがスキャンアウトされた後、ユー
ザは最ｉＪＪのページかまだプリントされている間に次
のページの情報のディスバッチを始めることができる。
ＲＰＣはＥＯＤＩこよってマークされｔニバン・ドかス
キャンアウトされた後には、ビデオバンドへのアクセス
を続けない。ページＹサイズレジスタか使い果たされる
（ＪＮＴＲ，ＥＯＰ−１）や否や、ＣＰＵは１１工びＣ
ＣＷにＲＣビットを設定することかでき、ＲＰＣはすぐ
に次のページのためにＹおよびＸマージンの制御を開始
する。
８、　　（もし第１のビデオバンドがスキャンされてい
るならば）アドレスポインタがビデオバンド境界レジス
タに達するか、または（もし第１のビデオバンドがスキ
ャンされているならば）ビデオバンド境界レジスタの２
倍に達するまで、１ワードずつアクセスされかつスキャ
ンアウトされる。
９、　ページＸサイズレジスタが使い果たされると、Ｅ
ＯＰ状態ビットが設定され、ＲＰＣはｌＮＴＲをＬＯＷ
に駆動して、アテンションが必要であることをＣＰＵに
知らせる。ｌＮＴＲはＣＰＵかＣＣＷの第１のワードを
読み出すや否やＨＩＧＨに駆動される。
１０、　　ページ終了ビットが設定されていない場＆は
いつでも、ＲＰ　Ｃはすぐに次のビデオバンドの処理を
開始する。制御は７に戻る。
５．２　　透明モード ＯＲＰ読出、ＯＲＰロード、フォント１涜出、フォント
ロードおよびグラフィックスロードモードは通常透明モ
ードと呼ばれる。フォントロードおよびフォント読出ロ
ードはフォントデータをフォントまたはビデオメモリか
らおよびそこへ転送するのにふされしい。フォントデー
タは上述のとおり連続したメモリロケーションで組織さ
れる。フォント読出およびフォントロードモードの間、
データは連続したメモリロケーションへまたはそこから
１ワードずつ直接転送される。　ＯＲＰロードモードお
よびＯＲＰ読出モードは、ＯＲＰがＲＰＣフォントメモ
リバスに接続されているときに用いられる。ＯＲＰロー
ドモードはフォントメモリからＯＲＰチップへフォント
データをロードするためのものである。ＯＲＰ読出モー
ドはＯＲＰチップからデータを読出しかつそれをフォン
トメモリに入れるために用いられる。
ＯＲＰ読出モードでは、ＲＰＣはフォントアドレスと読
出信号とをフォントメモリに発生するが、これはフォン
トデータバスを駆動しない。これはＲＯＰチップが回転
されたデータをフォントメモリに出力するためにフォン
トデータバスを使用することを可能にする。
ＯＲＰロードモードでは、ＲＰＣはフォントアドレスと
読出信号を発生し、しかしこれはフォントデータバス上
のデータを無視する。フォントデータはデータをフォン
トメモリからロードするためにＯＲＰチップによって用
いられる。
グラフィックロードモードはビットマツプされたグラフ
ィック窓の転送に適合（ｇｅａｒｅｄ）される。行先オ
フセットは任意のウィンドウの位置づけを可能にするた
めに、０ないし１５画素だけ窓をシフトするのに用いら
れる。ＣＰＵは行先カレントアドレスレジスタ（ＤＣＷ
内）に第１のスキャンラインのための開始アドレスをロ
ードする。ＲＰＣはそれからページＸサイズレジスタを
用いてそれに続くスキャンラインの開始アドレスを自動
的に計算する。
５、　２．　１　　フォント読出およびフォントロード
モード フォント読出およびフォントロードモードはデータをフ
ォントメモリとビデオバッファへまたはそこから転送す
る。これらのモードはディスバッチモー・ドと同時に使
うことはできない。
１、　　ＲＰＣはＣＰＵから制御コマンドワードを受取
る。このワードはフォント読出またはフォントロードモ
ードのいずれかを示す。
２、　　　ＲＰＣは行先コマンドワードを受取る。
このワードはメモリアドレス止迭択された透明アクセス
のために用いられなければならないバス（フォントまた
はビデオバッファ）を含む。
３、　　フォント読出モードで、ＲＰＣはすぐに特定の
メモリ位置をレジスタ内の一時的なレジスタに読出し、
行先カレントアドレスを増分する。
ＲＰＣはＣＰＵがＲＰＣアドレスＯＨＥ　ｘに読出アク
セスを行なうのを待つ。この読出アクセスが実行された
後、ＲＰＣはＣＰＵバス上の特定のメモリ位置からワー
ドを戻し、特定のメモリ位置内の次のワードにアクセス
する。アクセスの後、行先カレントアドレスは増分され
る。このモードは文字のスタイルやサイズなどのフォン
ト情報をＣＰＵに読出すのに用いることができる。
４、　７オン］・ロードモードで、ＲＰＣはＣＰＵがＲ
ＰＣにアトレア０ＨＥｘでソースワードを書込むのを待
つ。ＲＰＣはこのワードを行先コマンドワードで特定さ
れたメモリ位置に書込み、行先アドレスを増分し、次の
ＣＰＵアクセスを待つ。
行先オフセットはＯに設定されなければならない。
５、　異なるメモリブロックのための別の透明モードは
新しいｃｃｗｏモードをＲＰＣに書込むことによって開
始できる。
５、　２．　２　　グラフィックロードモードグラフィ
ックロードモードはビットマツプされた窓をプリントま
たは記憶のためにビデオメモリに転送する。フォントロ
ードモードと違って、グラフィックロードモードは直接
プリントするための２個のビデオバンド内の区域にビッ
トマツプされた窓を転送するのに用いられる。ＲＰＣは
ビデオメモリにソースワードを１語ずつ転送する。転送
されたワードの数がｓｃｗｏ内のソースイメージ幅レジ
スタで特定された値に達するや否や、ＲＰＣはページＸ
サイズレジスタに従って新しい行先アドレス（このウィ
ンドウの次の走査線の開始アドレス）を計算する。動作
はＣＰＵか新しいＣＣＷを書くまで続けられる。グラフ
ィックロードモードで、ＲＰＣは行先オフセットレジス
タを用いてツースワードが行先ワード内で右にどれだけ
の画Ｎ（Ｓｔ置だけシフトされなければならないかを決
定する。もしも不透明なモードが特定されるとｃｃｃｗ
内のＯＱビット）、ＲＰＣは各スキャンラインの最初と
最後のワードについて、既に存在見・ する行先ワードを読出し、新しい÷す→÷ヰによって覆
われているビットを重ね書きし、修正されたワードを古
き戻す。池のすべてのワードはビデオバッファに直接書
込まれる。透明モードては、すべてのアクセスは読出修
正６込である。
もしもフォントロードまたはグラフィックロードモード
か特定されているときには、アドレス００００ｐ、＋−
への読出アクセスは有効な結果をもたらさない。同様に
、フォント読出モード中の００ｆ）ＯＢｌｕへの書込ア
ドレスは無視される。
］、　　　ＲＰＣはＣ，ＰＵから制御コマンドワードを
受取る。このワードはグラフィックロードモードを示す
。ＣＣＷはまた正しいページＸサイズレジスタを含まな
ければならない。この値は、画素で特定される。アドレ
スの計算のために、これは１６て割られ、次の整数まで
増分される。このように＝ｒ算された数字は１走査線を
記憶するのに用いられるメモリワードの数を示す。
２、　　ＲＰＣは第１のソースコマンドワード５ＣＷＯ
を受取る。このワードはソースイメージ幅ＳＩＷを含む
。ＳＩＷはワード内にあり、走査線ごとに転送されるべ
きワードの数を表わす。
３、　　　ＲＰＣは行先コマンドワードを受取る。
このワードはメモリアドレスと選択された透明アクセス
のために用いられるべきオフセットとを含む。
４、　　ＲＰＣはＣＰＵがアドレス０８［ｘでＲＰＣに
ソースワードを書込むのを待つ。
５、ａ：もしも行先オフセットが０であれば、そしても
し不透明なモードが特定されていれば、ＲＰＣはこのワ
ードを行先コマンドワード内で特定されたメモリ位置に
書込む。もし透明モードが特定されていれば（背景がシ
ャインスルーであれば）、すべてのアクセスは読出／修
正／書込である。ＲＰＣは行先カレントアドレスを増分
し、ＣＰＵによる次のアクセスを待つ。行先に書込まれ
る各ワードの後、行先カレントアドレスレジスタは増分
され、ソースイメージ幅を保持しているワーキングレジ
スタはこのレジスタが０の値に達するや占や減分され、
ＲＰＣは古い走査線の開始アドレスとページＸサイズレ
ジスタの値とに従って次のスキャンラインの開始アドレ
スを二１算する。
ｂ：もしオフセットが非零であり不透明モードが特定さ
れていれば、ＲＩ’Ｃはまず特定の行先アドレスを読出
し、それからシフトされたソースワードによって覆われ
ているビットをその上に書き、行先ワードを書き戻す。
ソースワードの残りのビットは内部に保たれる。ＣＰＵ
が次のワードをレジスタＯ８ε８に書込むや否や、これ
らの残りのビットは新しいワードの先ガ１のビットに組
合わされ、次の行先ワードがそのように構成されたワー
ドで上に書込まれる。しし透明モードが特定されていれ
ば、すべてのアクセスはフォントと背玩を組合わせるた
めの読出／修正／書込である。行先に書込まれる各ワー
ドの後で、行先カレントアドレスレジスタは増分され、
ソースイメージ幅を保持しているワーキングレジスタは
このレジスタが０の値に達するや否や減分され、最後の
透明ワードからの残りのビットは適当な行先ワードと組
合わされて行先に書込まれる。ＲＰＣは古い捜査線の開
始アドレスとページＸサイズレジスタ内の直に従って次
の走査線の開始アドレスを計算する。
６、　別のメモリブロックへの別の透明モードは新しい
ＤＣＷをＲＰＣに書込むことによって開始され？１する
。
５．３　　割込 ＣＰＵのアテンションか必要とされるときにはいつでも
、ｌＮＴＲラインはＲＰＣによってＬＯＷに駆動される
。ｌＮＴＲはＣＣＷ内の割込可能化ビットＩＥを０に設
定することによって不能化されｉ′、？る。ＣＰＵがＣ
ＣＷの最初のワードを読出すや否や、ｌＮＴＲはＨＩＧ
Ｈに再び駆動される。
したがって、このレジスタへの読出アドレスを放棄する
ことは避けなければならない、なぜならＲＰＣは放棄さ
れたアクセスを完了されたと誤って解釈するかもしれず
、ｌＮＴＲ信号を除去するだけでなく状態ビットをクリ
アしてしまうからである。このワードは動作の現在の状
態を示すすべての状態情報を含む。
ＣＰＵは異なった状態ビットを検査し、必要な動きをす
る。以ドのような状況が起こり得る。
ＤＩ−０先行のイメージブロックのディスパッチが完ｊ
′シていない。この状況はイメージブロックがバンド境
界によってスライスされるときに起こる。ＣＰＵはＲＰ
Ｃからこのイメージブロックの５ＣＷＯ，５ＣＷ１およ
びＤＣＷを読出さなければならない。これらの値は既に
ＲＰＣによって調整されており、そのためそれらが修正
なしで次のビットのディスパッチの間に再び送られ得る
。
ＣＰＵは５ＣＷＯ内のＴＸビットを検査することにより
、読出されるべきｓｃｗｔがあるかどうかを判断する。
ＲＰＣはＣＰＵによってＤＣＷの最後のワードが読出さ
れた後に通常の動作に戻る（ＤＲＱ　　ＬＯＷを発生す
る）。
ＢＤ−１カレントバンドがディスパッチされている。こ
の状態は、ＲＰＣがカレントビデオバンドを越えた行先
カレントアドレスのイメージブロックを受取った後に生
じる。割込を引起こしているイメージブロックはＲＰＣ
によってはディスパッチされない。これは、ＣＰＵが、
既にスライスされたイメージブロックのすべてを送りか
つそのときだけこのイメージブロックを＋１び送るチャ
ンスを与える。スライスされたイメージブロックがディ
スパッチされる必要がないときには、ＣＰＵがＤＣＷの
最後のワードを再び送るのに十分であり、ＲＰＣはイメ
ージブロックのディスパッチを開始する。
Ｒ１−１ラスク動作が完了できない。これは回復不可能
なエラーを示す。このエラーの考えられる原因は誤って
設定されたページＸサイズまたはＸマージンレジスタ、
遅すぎるビデオクロック、または誤って設定されたビデ
オクロック分割ビット（ＣＣＷ内）である。Ｒ１ビット
が１に設定されるとき、ＣＣＷ内のＲＣビットはクリア
される。
ＥＯＰ−１ページの終わりに達した。
ＥＯＰ状態はまたプリンタに送られるスキャンラインの
数がＣＣＷ内のページＹサイズレジスタの値と等しくな
ったときにはいつも起こる。ＥＯＰはｃｃｗｏが読出さ
れるとクリアされる。
もしページの終わりに達すると、ＲＣ （ＣＣＷ内のラスクスキャン制ｇａ）はＲＰＣによって
０にクリアされる。もしも次のページのための最初のビ
デオバンドが既にディスパッチされていれば、ＣＰＵは
ＲＣを直接再び１に設定することができる。ＲＰＣはそ
れから次のＰＳＹＮＣ信号を待ち、次のページの通常の
プリント動作を開始する。これはラスクプリンタのエン
ジンを停止することなく、連続してプリントを行なうこ
とをロエ能にする。
ＤＣ−１この状態は割込を引き起こさない。
ＤＣビットは割込よりもポーリングの使用を好むシステ
ムのために設けられている。ＤＣビットは状態レジスタ
（ＣＣＷＯ）が読出されるときはいつもクリアされる。
このビットはｃｃｗｏがボールされるまで、ＤＲＱがＨ
ＩＧＨに戻った後でもＨＩＧＨのままである。
５．４　　パワーアップ手順、初期化 システム設計は、ハードウェアがシステムのパワーアッ
プに追随するようにされなければならない。ＲＥＳＥＴ
ラインは少なくとも４クロツクサイクルの間ＬＯＷでな
ければならない。この時間の間に、ＲＰＣはｃｃｗｏを
クリアする。（デオメモリは、ビデオメモリリフレッシ
ュカウンタに何の値もロードされていないので、まだリ
フレッシュされていない。リフレッシュはＣＰＵがＣＣ
Ｗの６番１１のワードに値を書込み、ＣＣＷ７にプログ
ラムメモリタイミングを潜込み、ｃｃｗｏに書込み、Ｖ
ＲＥをＨＩＧＨに設定した後で始まる。
それからシステムに関連した他のすべての値（メモリ待
機状態、メモリチップサイズ、ビデオクロック選択など
）かロードされなければならない。
これらすべてのパラメータはＣＣＷ内にストアされてい
る。ＣＰＵはビデオバンドとして用いられるべきビデオ
バッファ区域かクリアされているかどうかをもｔ認しな
ければならない。このメモリをハードウェアでクリアす
ることのできないシステムでは、ＣＰＵは透明書込モー
ドを特定しかつ全部のビデオバンドバッファを０で満た
さなければならない。これは初期化手順を完了する。
（＞・１１に’ｅン セクション６：　制御手段の実現 １、制御手段５５が、５つの主要機能ブロックを白゛し
て第２図に示されている。これらの機能ブロックの各々
は、第１１図ないし第２９図を参照しながら詳細に説明
される。特に、バンド制御制御機械が第１１図に示され
ている。スキャン制御制御機械が第１２に示されている
。モード制御ｆｆａ制御機械が第１３図ないし第１５図
に示されている。トランザクション制御制御機械が第１
６図ないし第２０図に示されている。最後に、中央制御
レジスタファイル７６の図が第２１図にｌ′ｊ−えられ
ている。
スキャン制御制御機械およびモード制御制御機械の演算
順序が第２２図ないし第２９図に示されている。また、
この明細書のこのセクションには、第３０図の説明、す
なわち、カラー組合わせおよびバレルシフタブロックに
おけるデータ経路のブロック図が含まれている。
制御手段５５は、図を通してＰｌおよびＰ２と標識化さ
れた２ｔ［１クロツクで実現される。
６．１　　バンド制御制御機械 第１１図は、バンド制御制＠機械を（，２Ｊ示している
。クロックＰ１およびＰ２に加えて、バンド制御制御機
ＩＩＩｔ７３への入力は次のものを含む。
バンド制御制御機械への入力 ５ＨＲ５Ｔ１５０１−ソフトウェアまたはハードウェア
リセットセット。
５ＬＢＦ１３０１−最後のバンドフラグをセットする。
アクティブの場合、現在のディ スバッチバンドフラグＤＢＡＮＤのコ ピーがセーブされて、最後のバンドの フリップフロップｉ＋ｌ能化チェツキングがセットされ
る。
ＣＬＢＦ１４０２−最後のバンドフラグをクリアする。
断定される場合、５ＢＡＮＤに より指摘された最後のバンドフラグフ リップフロップかクリアされる。
ＴＤＢＦ　１３０２−１−グルディスパッチバンドフラ
グ１りロック（て肘しＬＩＷＦ／ぐルス化される場合、
ディスバッチバンドフ リップ７０ツブがトグル動作される。
ＴＳＢＦ１４０１−トグルスキャンバンドフラグ。
１クロツクに対しＬＯＷにパルス化さ れる場合、スキャンバンドフリップ７ ０ツブかトグル動作される。
ＢＳＨＥＮ１６０３−Ｂシフトｉｌｌ能化。
アクティブの場合、ＡＬＵ　　Ｂポートをシフトして２
をかける乗算を行なう ようにレジスタファイルに告げる、信 号ＢＸ２．ＣＲＢＸ２Ｊを発生する論 理を可能化する。
５ＲＤ１６０１−現ｔＩのトランサクション型ＴＴがス
キャン読出（ＳＲＤ）である場合、アクティブである。
ＤＧＥＬＮ１６０２−カレントトランザクション型ＴＴ
がラインＴＥＯＬＮのディスバ ッチ終了であるか、またはラインＧＬ ＥＯＬＮのグラフィック終了である場 合、アクティブである。
第１１図に示されるようなバンド制御制御機械７３から
の出力は次のものを含む。
ＬＢＮＤＦｌ　１０１−バンド制御論理により発生され
た最後のバンドフラグであり、ス キャンが読出を行なっているバンドが ＥＯＤセットとともにディスパッチを 白゛する場合、アクティブである。
ＢＭＡＴ１１０３−プリンタインターフェイスがスキャ
ン読出のために使用しているバ ンドが、モード制御がディスバッチの ために使用しているのと同じバンドで ある場合、バンドマツチはアクティブ になるであろう。
ＤＢＡＮＤ１１０２−ディスパッチバンドフリップフロ
ツブの出力。
Ｓ　ＢＡＮＤ　１１０４−スキャンバンドフリップフロ
ップの出力。
ＣＲＢＸ２Ｊ　１１０５−ＢＸ２．断定されると、ＡＬ
ＵのＢポートへの人力は、２をか ける乗算を行なうようにシフトされる べきである。
第１１図に示されるように、バンド制御制御機械は４個
のフリップフロップと、関連する論理を含み、上でリス
ト化された出力信号を！Ｊミ成する。
最功の２個のフリップフロップＬＳＴＦＯおよびＬＳＴ
Ｆ　１が使用されて、ディスパッチバンドおよびスキャ
ンバンドからラストバンドフラグのチエツクをする。次
の２個のフリップフロップＤＢＦおよびＳＢＦが実際の
バンドフラグをストアする。
フリップフロップＬＳＴＦＯおよびＬＳＴＦＩの出力は
組合わされて、ライン１１０１でＬＢＮＤＦ信号を生成
する。ライン１１０１上の信号はＮＡＮＤゲート１１０
５の出力でｒｊｔ給される。ＮＡＮＤゲート１１０５へ
の人力は、それぞれ、ＮＡＮＤゲート１１０８および１
１０９のライン１１０６および１１０７上の出力を含む
。ＮＡＮＤゲート１１０８への人力はライン１１１０上
のＬＳＴＦＩフリップフロップの出力およびライン１１
１１上のＳＢＦフリップフロップの出力である。
ＮＡＮＤゲート１１０９への人力は、ライン１１１２上
のＬＳＴＦＯフリップフロップの出力とライン１１１４
を渡るインバータ】１１３の出力である。インバータ１
１１３への人力は、ライン１１１１上のＳＢＦフリップ
フロップの出力である。
ＬＳＴＦＯおよびＬＳＴＦＩフリップフロップは２段階
フリップフロップであり、第１段階はＰ２によりクロッ
クされ、第２段階はＰｌによりクロックされる。さらに
、第２段階は、ライン１５０１上のＳ　ＨＲＳ　Ｔ　（
：号によりリセットされＩＩＪる。
ＬＳＴＦＩフリップフロップの第１段階への入力は、Ｎ
ＡＮＤゲート１１１６の出力にあるライン１１１５上の
信号である。ＮＡＮＤゲート１１１６への人力は、ＮＡ
ＮＤゲート１１１８の出力にあるライン１１１７上の信
号およびＮＡＮＤゲート１１２０の出力にあるライン１
１１９上の信号を含む。ＮＡＮＤゲート１１１８への人
力は、ＬＳＴＦ１フリップフロップの出力からのライン
１１］０上の信号およびＮＡＮＤゲート１１２２の出力
にあるライン１１２１上の信号を含む。ＮＡＮＤゲート
１１２２への人力は、ライン１１１１上の信号とライン
１２０２上のに、ｉＱ　ＣＬ　Ｂ　Ｆを含む。ＮＡＮＤ
ゲート１１２０への入力は、ＤＢＦフリップフロップの
出力からのライン１１２３上の信号とライン１３０１上
の５ＬＢＦ信号を含む。
ＬＳＴＦＯフリップフロップへの入力は、ＮＡＮＤゲー
ト１１２５の出力からのライン１１２４上の信号である
。ＮＡＮＤゲート１１２５−＼の入力は、ＮＡＮＤゲー
ト１１２７の出力にあるライン１１２６上の信号とＮＡ
ＮＤゲート１１２９の出力にあるライン１１２８上の信
号を含む。ＮＡＮＤゲート１１２９への入力は、ＮＡＮ
Ｄゲート１１３１の出力にあるライン１１３０上の信号
を含む。ＮＡＮＤゲー１−１１３１への入力は、ライン
１１１４上の信号とライン１２０２上のＣＬＢＦ信号を
含む。ＮＡＮＤゲート１１２７への人力は、インバータ
１１３３の出力にあるライン１１３２上の信号を含む。
インバータ１１３３への人力は、ＤＢＦフリップフロッ
プの出力からのライン１１２３上の信号である。
ライン１１（１２土のＤＢＡＮＤ信号はインバータ１１
３４の出力で１扶給される。インバータ１１３４・＼の
入力は、ライン１１　’３５をわたる排他的ＯＲゲーｈ
　Ｉ　Ｉ　３６の出力である。１月他的ＯＲゲート１１
３６−＼の人力は、ライン１３０２上のＴＤＢＦ信号と
ライン１１２３上のＤＢＦフリップ１０ツブの出力を含
む。
同様に、ライン１１０４上の５ＢＡＮＤ信号は、インバ
ー７１１３７の出力で発生される。インバータ１１３７
−＼のベカは、排他的ＯＲゲート１１３０の出力にある
ライン１１　′３８上の信号である。
１）１他的ＯＲケーｈ　１１３９への入力は、ライン１
２０１１のＴＳＢＦ信号とライン１１１１上のＳＢ　Ｆ
フリップフロップの出力を含む。
ライン１１　（１３上のＢ　Ｍ　Ａ　Ｔ信号は、インバ
ータ１１４０の出力に供給される。インバータ１１４０
・＼の入力は、υ１他的ＯＲゲー＋−１１４２の出力に
あるライン１１４１上の信号である。ＩＪ１゛他的ＯＲ
ケ−ト１１４２ヘノ人力は、う・ｒン１１２３上のＤＢ
Ｆフリップフロップの出力とライン１１１１上のＳＢＦ
フリップフロップの出力を含む。
ライン１］０５上のＣＲＢ　Ｘ　２　Ｊ　ｌ、；’号は
、インバータ１１４３の出力で１１（給される。インバ
ータ１１４３への人力は、ＮＡＮＤゲート１１４５の出
力にあるライン１１４４上の信号である。ＮＡＮＤゲー
）１１４５への入力は、ライン１１４６上の信号とライ
ン１６０′３上のＢＳＨＥＮ信号を含む。ライン１１４
６上の信号は、ＮＡＮＤケート１１４７の出力で供給さ
れる。ＮＡＮＤゲート１１４７への人力は、ＮＡＮＤゲ
ート１１４９の出力にあるライン１１４８上の（，４号
とＮＡＮＤゲート１１５１の出力にあるう・ｆン１１５
０土の信号を含む。ＮＡＮＤゲート１１４９への入力は
、ライン１１０４上の５ＢＡＮＤ信号とライン１６０１
上の５ＲＤ１；号を含む。ＮＡＮＤゲート］１５１への
入力は、ライン１１０２上のＤＢＡＮＤ信号とライン１
６０２上のＤＧＥＬＮ信号を含む。
論理かられかるように、バンド制御制御機械１１は、ス
キャン制御制御機械７２、モード制御制御機械７４およ
びトランザクション制御制御機械７５と協働して動作し
、ビデオバッフ７バンドへのアクセスを調整するために
「ピンポン」ビデオハンド管理機ＩＭで使用されるキー
信号を′ｊえる。
６．２　　スキャン制御制御機械 スキャン制御制御機械は第１２図に示されている。それ
はスキャン制御プログラムされた論理アレイ１２　（１
３を含んでいる。スキャン制１１ＰＬＡ１２０３のフロ
ー図が第２２図に与えられている。
スキャン１ｉ１１　御制御機械７２への人力は次のもの
を含む。
スキャン制御制御機械への入力 ５ＨＲ３Ｔ１５０１−ソフトウェアまたはハードウェア
リセット ＭＰＣ］　２０５−ＣＣＷフルチブルベージプリントビ
ノト ＲＣＣＡＲＲＹＥ　１２１）６−ＡＬＵｈｉ上げ出力Ｒ
Ｃ１２０４−ラスタスキャン制御、ｃｃｗｏからの制御
ビットは、／Ｘイの場合、ラスタスキャンのプリンタイ
ンターフェイ スを１’ｉＪ能化する。
ＬＢＮＤＰＩＩＯＩ−バンド制御１′ｉ２Ｊ！４＋によ
り生じられた最後のバンドフラグ。デ、イスパッチの終
了ＥＯＤが、スキャンか読出 しをしているバンドに対しなされた場 合に、アクティブである。
５ＢＡＮＤ１１０４−スキャンバンドフリップフロップ
の出力。
ＰＣＶＯＲＥＱＢ　１２０７−ビデオデータ読出（たぶ
んＲＭＷ）をリクエストするた めに使用される一１サイクルのみの間 アクティブである、ＳＣがそれをサー ビスしてしまうまでＬＶＯＲＱにより ラッチされる、プリンタインターフェ イスにより発生されるアクティブロー ビデオアウト要求。
Ｓ　Ａ　ＣＫ　１６０４−状態分岐を作ることが大丈夫
であることをスキャン制御に告げるた めに使用される、トランザクション制 御制御機械により生じられるスキャン 肯定応答。先に要求されたＴＣ動作か らのＡＬＵ桁上げは、Ｓ　Ａ　ＣＫが断定される前に、
またはそれと同時に有効 でなければならない。ＡＬＵフラグは スキャン制御ＳＭにおける状態分岐の ために使用され得る。
ＱＢＥＸＣＦＢｌ　５０４−モード制御でＦＧＣＴＬ　
（１：　０）からデフードされる、修正バンドを超過し
たフラグは、５ＣＢ ＥＸＣＦのために使用されるべきｈｉ上げをいつラッチ
すべきかをスキャンｆｆ１ｑ御に告げる。
スキャン制御制御機械７２の出力は次の信号を含む。
スキャン制御制御機械からの出力 ＣＬＢＦ１２０２，１４０２−最後のバンドフラグをク
リアする。断定されると、５Ｂ ＡＮＤにより指摘されたＭ’＆のバンドフラグフリップ
フロップがクリアされ る。
ＴＳＢＦ１２０１−）グルスキャンバンドフラグ。
１クロツクに対しローにパルス化され る場合、スキャンバンドフリップフロ ップはトグル動作されるであろう。
ＣＰＰＲＷＨＩＪ１２（’）１−白をプリントし始める
ようにプリンタインターフェイスに 告げるために使用され、完全に読出さ れるかまたはスキャンされてしまった バンドでＣＯＤが実施される場合にア クティブである、プリントホワイト。
断定されると、スキャン制御はプリン タインターフェイスからのデータ要求 を無視するであろう。
ＬＶＯＲＱ１２０９−プリンタインターフェイスからの
１サイクルデータリクエストパ ルスのラッチされたビデオ要求がラッ チされたバージョンは、スキャン読出 が行なわれ、ＲＣがクリアされ、ある いは、５ＨＲ５Ｔが断定されると、ク リアされるであろう。
５ＣＢＥＸＣＦ１２１０−スキャンバンド超過したフラ
グ、ラッチされたＡ　Ｌ　Ｕ　Ｈテ上げ。
ＡＬＵが高いスキャンバンド境界バイ トカラのＶＯＡＲの高いバイトの減算 を行なう場合にラッチされる。減算の 間、ＡＬＵ桁上げはアクティブのロー の借り（ｂｏｒｒｏｗ）のように作用 する。
５ＣＴＴ（１：０）１２１１−スキャン制御トランザク
ションタイプ。このフ、イールドは、スキャン制御がト
ランザクシフン 制御制御機械に要求をしているトラン ザクションの型を特定するために使用 される。スキャン制御が要求を行なっ ていない場合、このフィールドはＯ （ＤＲＡＭリフレッシュのためにＴＴ コードを生成するために使用される） になるべきである。
スキャン制御ＰＬＡ１２０３への入力は、ライン１２０
４上のＲＣ信号と、ライン１１０４上の５ＢＡＮＤ信号
と、ライン１２０５上のＭＰｃ信号と、ライン１１０１
上のＬＢＮＤＦ信号と、ライン】２１０上の５ＣＢＥＸ
ＣＦ信号と、ライン１２０９上のＬＶＯＲＱ信号とを含
む。また、スキャン制御ＰＬＡ］２０３は、ライン１２
１２上のスキャン制御の現在の状態信号５ＣＰＳＴＯな
いし５ＣＰＳＴ２を受信する。
ライン１２１０上の５ＣＢＥＸＣＦはインバータ１２１
３の出力で供給される。インバータ１２１３への人力は
、レジスタ１２１５のライン１２１４上の出力である。
レジスタ１２１５への人力はライン１２０６上のＲＣＣ
ＡＲＲＹＥ信号である。レジスタ１２１５は、ＡＮＤゲ
ーｈ　１２１７を介してライン１２１６でＰ１クロック
によりクロック動作される。ＡＮＤゲート１２１７は、
ライン１５０４上のＱＢＥＸＣＦＢ信号の断定により入
力１２１８でＰ１クロックをゲート動作する。
ＡＮＤゲート１２１７にあるライン１５０４の入力は反
転入力であり、そのため、アクティブのＬＯＷであるラ
イン１５０４上の信号は、それがＬＯＷに断定される場
合にＰ１クロックの通過を可能化するであろう。
ライン１２０９上のＬ　Ｖ　ＯＲｏ　ｔ＝号はＮＡＮＤ
ゲート１２１９の出力で供給される。ＮＡＮＤゲート１
２１９への入力は、ライン１２０７上の信号ＰＣＶＯＲ
ＥＱＢＱとレジスタ１２２１のライン１２２０上の出力
を含む。レジスタ１２２１はＰＩクロックによりクロッ
ク動作され、その人力はレジスタ１２２３の出力からの
ライン１２２２上の信号である。レジスタ１２２３はＰ
２クロックによりクロック動作される。レジスタ１２２
３への人力はＮＡＮＤゲート１２２５のライン１２２４
上の出力である。ＮＡＮＤゲー）１２２’５への入力は
、ライン１２０４上のＲＣ信号と、ライン１２０９上の
ＬＶＯＲＱ信号と、レジスタ１２２７のライン１２２６
上の出力とを含む。レジスタ１２２７はＰ１クロックに
よりクロック動作される。レジスタ１２２７は、ライン
１５０１で５ＨＲ３Ｔ信号を受信するセット入力と、イ
ンバータ１２２９の出力でライン１２２８上の信号を受
信する０人力とを含む。インバータ１２２９への入力は
、ＮＡＮＤゲート１２３１の出力からのライン１２３０
上の信号である。ＮＡＮＤゲー１−１２３１はライン１
２１１上の５ＣＴＴＯないし５ＣＴＴＩ信号を人力とし
て受１ｃｉシ、そのため、その出力はＳ　ＣＴ　Ｔ　Ｏ
と５ＣＴＴＩの両方かハイである場合にアクティブのＬ
ＯＷに１ｔｌｉ定される。
う・〔ン１２］１上の５ＣＰＳＴＯないし５ＣＰＳ　Ｔ
　２ｆｒ１号は、Ｃ４レジスタ１２３２．１２３３およ
び１２３４の出力て供給される。Ｃ４レジスタ〕２３２
．１２３３および１２３４への人力は、スキャン制御Ｐ
ＬＡのＮ５ＴＯないしＮ５Ｔ２出力を含む。
スキャン制御ＰＬＡ１２０３からＣ４レジスタ１２３２
ないし１２３４へ１１＋、給されるＮ５ＴＯないしＮ５
Ｔ２信号に加えて、スキャン制御ＰＬＡらまた、Ｃ４レ
ジスタ１２３５への出力信号と、Ｃ３レジスタ１２３６
への出力信号と、Ｃ３レジスタ１２３７への出力信号と
、Ｃ４レジスタ１２３８への出力１ｇ号と、Ｃ４レジス
タ１２３９への出力信号とを供給する。レジスタ１２３
５ないし１２３９の出力は、ライン１２０８上のＣＰＰ
ＲＷＨＩ信号と、ライン１２１１上のＳ　ＣＴ　Ｔ　Ｌ
ｌないしＳ　ＣＴ　Ｔ　１　（，４号と、ライン１２０
１上のＴＳＢＦ信号と、ライン１２０２土のＣＬＢＦ信
号とを含んでいる。
スキャン制ＪＰＬＡはＰ１クロツタによりクロックされ
る。
Ｃ４レジスタはすべて２段階レジスタであり、その第１
段階はゲート動作されたＰ２クロックと、それぞれライ
ン１２４０および１２４１上のその補数によりクロック
される。Ｃ３レジスタ１２３６および１２３７は単一段
階レジスタであり、それらは同一のゲート動作されたＰ
２クロックと、ライン１２４０および１２４１上のその
補数によりクロック動作される。
Ｃ４レジスタ１２３２ないし１２３５は、それらの第２
段階でＰ１クロックによりクロック動作される。Ｃ４レ
ジスタ１２３２ないし１２３５の第２段階へのリセット
人力はライン１５０１上の信＋３　Ｓ　ＨＲＳ　Ｔとし
て（ｊＦ、給される。Ｃ４レジスタ１２３８および１２
３９は、ライン１２４２上のゲート動作されたＰ１クロ
ツタによりそれらの第２段階でクロック動作される。Ｃ
４レジスタ１２３８および１２３９へのリセット人力は
、レジスタ］２４４の出力でライン１２４３で供給され
る。
レジスタ１２４４は、Ｐ１クロックによりクロック動作
され、レジスタ１２４６の出力からライン１２４５上の
信号を入力として受信する。レジスタ１２４６はＰ２ク
ロックによりクロックされる。
その入力はＮＯＲゲート１２４８の出力にあるライン１
２４７上の信号である。ライン１２４７上の信号もまた
ＡＮＤゲート１２４９によりＰ２クロックをゲートして
、ライン１２４　ｕてその信号を供給する。ライン１２
４０上の信号はインバータ１２５０を介Ｌ　テｔ！を給
すレ、う４　ン１２４１−（：ゲートされたＰ２クロッ
クの補数を供給する。ＡＮＤゲー１−１２４９への人力
は、反転入力としてライン１２４７上の（，４号を受ｆ
、する。ライン１２４２上のゲート動作されたＰ１クロ
ックはＡＮＤゲート１２５１の出力で供給される。ＡＮ
Ｄゲー１−１２５１への人力は、ライン１２５２上のＰ
１クロックとレジスタ１２４６のライン１２４５上の出
力を含む。
ＮＯＲゲート１２４８はその入力としてライン１５０］
上の５ＨＲ３Ｔ信号と、ライン１６０４上のＳ　Ａ　Ｃ
Ｋ信号と、レジスタ１２５４の出力で供給されるライン
１２５３上の信号とを受信する。
レジスタ１２５４はＰ１クロックによりクロック動作さ
れる。レジスタ１２５４への入力はインバータ１２５６
の出力にあるライン１２５５上の信号である。インバー
タ１２５６への入力は、ＮＯＲゲート１２５８の出力に
あるライン１２５７上の信号である。ＮＯＲゲート１２
５８への入力は、ライン１２１１上の５ＣＴＴＯないし
５ＣＴＴＩＩＪ号を含む。したがって、５ＣＴＴＯ信号
および５ＣＴＴＩ信号の両方がＬＯＷである場合、それ
はアクティブのＨＩＧＨに断定される。
見てのとおり、スキャン制御制御機ｂＩｃ７２は、モー
ド制御制御機械、バンド制御ステートマシン、およびト
ランザクション制御制御機械と協働して、トランザクシ
ョン制御制御機械への供給用のトランザクション型信号
５ＣＴＴＯないしＳ　ＣＴＴ　１と、この発明により達
成されるピンポンビデオバンドバッファ管理を制御する
際に使用される多様な他の制御信号とを発生する。
第２２図はフロー図であり、スキトン制御制御機械の動
作を例示している。上で言及されたように、スキャン制
御制御機械は、アセンブリメモリからスキャナインター
フェイスへのデータの供給を管理する。それは２ビツト
コード５ＣＴＴＯないし５ＣＴＴＩの形態でトランザク
ション型信号を発生する。このトランザクション型信号
は、ＩＮＶＯＡＲｌ、ＩＮＶＯＡＲ２、ＩＤＬＥ、およ
びＳＲＤを含む４つのトランザクション型のコード化を
行なう。これらのトランザクション型信号に応答するト
ランザクション制御プログラム可能論理アレイの機能は
、下記のＲＰＣトランザクション制１ＨＰＬＡソースコ
ード表で明らかにされている。バ本的には、ＩＮＶＯＡ
Ｒ１＋−ランザクジョンは、それを０にクリアすること
により、第１のビデオバンド１こ対しレジスタファイル
７６でＶＯＡＲレジスタを初期化する。Ｉ　ＮＶＯＡＲ
２トランザクションは、それをＶＢＢＲの値に設定する
ことにより、第２のバンドに対しＶＯＡＲを初期化する
。ＳＲＤトランザクションはスキャン読出を達成する。
スキャン読出の間、ＭＰＣビットがＣＣＷでセットされ
る場合、アセンブリインターフェイスを介する続出がＶ
ＯＡＲのアドレスで達成される。そうでなければ、読出
／修正／ｆ！Ｆ込動作がアセンブリインターフェイスを
介して行なわれろ。スキャナインターフェイスは、スキ
ャンアウトレジスタにおけるＶＯＡＲアドレスからデー
タを受ける。ＶＯＡＲ値は増分され、スキャンバンド境
界に対しテストされる。バンド境界が超過されている場
合、バンド超過されたフラグがセットされる。
第２２図に例示された状態のフローは、ハードウェアま
たはソフトウェアのリセット後に状ｊＱ　Ｓｏ　　２２
０１で始まる。次のクロックで、その状態はブロック２
２０２で８１にシフトする。ＩＮＶＯＡＲＩ　＋・ラン
ザクジョン型の８１に達した後で、制御機械はトランザ
クション制御制御機械からの信号５ＡＣＫを待つ。その
信号を受信すると、ＩＮＶＯＡＲ１トランザクション型
は再びブロック２２０３において供給される。制御機械
はブロック２２０４で状態Ｓ２にシフトする。状態Ｓ２
において、ＲＣ信号は、スキャンがリクエストされてい
るかどうか（ブロック２２０５）を決定する（ブロック
２２０５）ためにテストされる。ＲＣビットが偽であれ
ば、ＩＤＬＥトランザクション型が断定されて（ブロッ
ク２２０６）、制御のフローはブロック２２０４におい
て状態Ｓ２に戻る。
ブロック２２０５において、ＲＣビットが真であれば、
状態のフローはＳ３へと進み、ＩＤＬＥトランザクショ
ンタイプ（ブロック２２０７）が断定される。ブロック
２２０７における状態Ｓ３の後で、ＲＣビットは再びブ
ロック２２０８でテストされる。ブロック２２０８にお
けるＲＣビットが真であれば、ＬＶＯＲＱ信号がテスト
される（ブロック２２０９）。ＬＶＯＲＱがプロ、ツク
２２０９において１為であれば、サブルーチンはブロッ
ク２２０７において５３に戻る。ＬＶＯＲＱ信号がブロ
ック２２０９において真であれば、状態のフローは状態
Ｓ４へと継続し、ＳＲＤトランザクションタイプが断定
される（ブロック２２１０）。ブロック２２１０におけ
る状態Ｓ４の後で、ＲＣビットがテストされる（ブロッ
ク２２１１）。
ブロック２２１１におけるＲＣビットが真であれば、Ｂ
ＥＸＣＦフラグがブロック２２１２でテストされる。Ｂ
ＥＸＣＦ信号がブロック２２１２において偽であれば、
Ｌ　Ｖ　ＯＲＱ　ｔ：；号がブロック２２１３でテスト
される。ブロック２２１３におけるＬＶＯＲＱ信号が真
であれば、サブルーチンはブロック２２１０において状
態Ｓ４に戻る。ＬＶＯＲＱ信号がブロック２２１３にお
いて（Ａであれば、状態のフローはブロック２２０７に
おいて状態Ｓ３に戻る。
これは、制御ワードのＲＣビットがテストされて、プリ
ンタへのデータのスキャンアウトが制御によりリクエス
トされているかどうかを決定する、スキャン制御制御機
械の主ループを説明している。
次に、ＬＶＯＲＱ信号で示されるようなプリンタインタ
ーフェイスからのビデオアウト要求がテストされて、プ
リンタインターフェイスがスキャンアウトのＱ（Ｑを完
了しているかどうかを決定する。
プリンタインターフェイスの準備ができていれば、スキ
ャンバンドアドレススペースがブロック２２１２におけ
るＢＥＸＣＦ信号だけ示されるように超過されるまで、
スキャン読出動作が実行される。
Ｂ　Ｅ　Ｘ　ＣＦ　ｔ＝号がブロック２２１２で真なら
ば、ルーチンはブロック２２１４においてＭＰＣ信号を
テストする。ＭＰＣ信号が真であれば、ルーチンはブロ
ック２２１５で状態Ｓ７へと分岐し、そこては、ＰＲＷ
ＲＩ信号がスキャン制御により断定されて、ＩＤＬＥ）
ランザクジョンタイプが断定される。ブロック２２１５
における状態Ｓ７の後で、ＲＣビットがブロック２２１
６でテストされる。ＲＣビットが真であれば、ルーチン
はブロック２２１５で状態Ｓ７へと分岐する。ＲＣＣピ
ットが１為であれば、５ＢＡＮＤフラグがブロック２２
１７でテストされる。５ＢＡＮＤはブロック２２１７で
ＨＩＧＨであり、次のページの最初のバンドがＶＢＢＲ
で始まることを示すならば、ＩＮＶＯＡＲ２トランザク
ション型がブロック２２１８で立上げられ、さらに、状
態のフローがプロ・ツク２２０４において状態Ｓ２に戻
る。ブロック２２１７における５ＢＡＮＤ信号がＬＯＷ
であるかまたは色であり、バンドはアドレスＯで始まる
ことを示しているならば、ＩＮＶＯＡＲ１トランザクシ
ョンタイプがブロック２２１９で断定されて、さらに、
サブルーチンがブロック２２０４において状態Ｓ２に戻
る。ブロック２２１４から２２１５を経て２２１７へ至
るこの分岐は、ＭＩ’Ｃルーチンを実現し、その結果、
ＭＰＣビットがオフにされるまで、スキャナインターフ
ェイスに対し繰返し同じバンドがスキャンされる。
ブロック２２１４におけろＭＰＣビットが色であれば、
ルーチンはブロック２２２０においてラストバンドフラ
グＬＢＮＤＦのテストを行なう。
信号ＬＢＮＤＦがＨＩＧＨであり、ラストバンドがスキ
ャンされたことを示していれば、ＣＬＢＦおよびＴＳＢ
Ｆ信号がブロック２２２１で断定されて、ルーチンはブ
ロック２２１５へ進む。
ブロック２２２０におけるＬＢＮＤＦ信号がＩＡであれ
ば、５ＢＡＮＤ信号がブロック２２２２でテストされる
。ブロック２２２２における５ＢＡＮＤか偽であれば、
ＬＶＯＲＱ信号がブロック２２２３でテストされる。ブ
ロック２２２３におけるＬＶＯＲＱが真であれば、ＴＳ
ＢＦ信号がブロック２２２４で断定されて、サブルーチ
ンはブロック２２１Ｏで状態Ｓ４に仄る。ブロック２２
２３におｌするＬＶＯＲＱが偽であれば、Ｉ　Ｄ　Ｌ　
Ｅ　＋−ランザクジョンタイプがブロック２２２５で断
定されて、制御機械がブロック２２２６において状７ｒ
３５５に入る。状態Ｓ５（ブロック２２２６）から、Ｒ
ＣＣピットはブロック２２２７でテストされる。ＲＣが
ブロック２２２７で真であれば、ＬＶＯＲＱ信号がブロ
ック２２２８でテストされる。
ＬＶＯＲＱがブロック２２２８で偽であれば、ＩＤＬＥ
トランザクションタイプがブロック２２２９で断定され
て、制ｇ９機械はブロック２２２６で状！ｒ３Ｓ　５　
ニ戻る。ＬＶＯＲＱがブロック２２２８で真であれば、
Ｔ　Ｄ　Ｂ　Ｆ　（ｚ号がブロック２２３０で断定され
て、制御機械はブロック２２１０で状態Ｓ４に戻る。
ブロック２２０８．２２１１または２２２７におけるＲ
Ｃビットのテストの間にＲＣＣピットが断定解除された
ことが決定されれば、第２２図に示されたスキャン制御
制御機械の最終ルーチンが起こる。この場合、ルーチン
は状態Ｓ６に入って、ブロック２２３２においてＩＤＬ
Ｅ）ランザクジョン型が断定される。その点で、ＭＰＣ
ビ１１・がブロック２２３２でテストされる。ＭＰＣが
真であれば、５ＢＡＮＤ信号がブロック２２３４でテス
トされる。ＨＩＧＨ５ＢＡＮＤｉｊ号に対し、ＩＮＶＯ
ＡＲ２トランザクション型信号がブロック２２３５で断
定されて、ループはブロック２２０４において状態Ｓ２
に戻る。５ＢＡＮＤ信号がブロック２２３４でＬＯＷで
あれば、ＩＮＶＯＡＲ１トランザクション型がブロック
２２３６で断定されて、ループはブロック２２０４にお
いて状＠　Ｓ２に戻る。ブロック２２３３におけるＭＰ
Ｃビットが為であれば、ＣＬＢＦ信号とＴＳＢＦ信号が
ブロック２２３７で断定される。次に、５ＢＡＮＤ信号
がブロック２２３８でテストされる。
それがＬＯＷであれば、ＩＮＶＯＡＲ２＋−ランザクジ
ョン型がブロック２２３９で断定される。ブロック２２
３８における５ＢＡＮＤがＨＩＧＨであれば、ＩＮＶＯ
ＡＲＩ＋−ランザクジョン型がブロック２２４０で断定
される。ブロック２２４０かまたは２２３９のいずれか
から、フロール−チンはブロック２２４０において状態
Ｓ２に戻る。
６．３　　モード制御制御機械 第１３図、第１４図および第１５図はモード制御制御機
械を例示している。第１３図は、モード制御ＰＬＡ１３
１０と出力論理の大半を示している。第１４図は、モー
ド制御ＰＬＡへの供給のための入力論理発生信号の大半
を例示している。第１５図は、モード制御ＰＬＡとは別
に出力信号を生成する論理を示している。モード制御制
御機械の人力および出力は下記の表に明らかにされてい
る。
第１３図でわかるように、モード制御ＰＬＡＩ３１０へ
の人力は、ライン１１０２上のＤＢＡＮＤ信号と、ライ
ン１１０３上のＢＭＡＴ信号と、第１４図において参照
番号１４０２ないし１４１２で示されるように供給され
る複数個の信号とを含む。さらに、ＭＣＰＳＴＯ−ＭＣ
ＰＳＴ４信号がライン１３１１で供給される。モード制
御ＰＬＡの動作が第２３図ないし第２９図に例示されて
いる。モード制ｒ８ＰＬＡの出力は、５個のＣ４レジス
ク１３１３ないし１３１７にＯ（給される、ライン１３
１２上のＭＣＮ５ＴＯないしＭＣ５ＴＡＯ号を含んでい
る。また、モード制御ＰＬＡの出力にあるＭＣＴＴＯな
いしＭＣＴＴ４信号は、ライン１３１８で５個の０３レ
ジスタ１３１つないし１３２３を介して、そこから出力
ライン１３０３へと（ｊ（給される。付加的な出力はＣ
４レジスタ１３２５を介して出力ライン１３０１へ至る
ライン１３２４上の５ＬＢＦ信号を含む。ＴＤＢＦ信号
は、ライン１３２６で０４レジスタ１３２７を介して出
力ライン１３０２へ供給される。ＭＣ５ＴＡＯおよびＭ
ＣＳ　ＴＡ　１信号は、ライン１３２８でそれぞれの０
４レジスタ１３２９および１３３０を介して出力ライン
１３０４および１３０５へ供給される。第１３図に示さ
れる付加的な出力信号はライン１３３１上のＴＸＯＰ信
号である。
この信号は、レジスタ１３３４のライン１３３３をわた
る出力を受信するように接続されるインバータ１３３２
の出力で供給される。レジスタ１３３４への入力は、ラ
イン１３３５上の信号、なわちＮＡＮＤゲート１３３６
の出力である。ＮＡＮＤゲート１３３６への入力は、ラ
イン１３０３からのＭＣＴＴ２信号とＮＯＲゲート１３
３８のライン１３３７上の出力を含む。ＮＯＲゲート１
３３８への入力は、ライン１３０３からのＭＣＴＴＢｔ
ｔ号およびＭＣＴＴ４信号を含む。
第３図に示されたモード制御制御機械におけるＣ４レジ
スタおよびＣ３レジスタのクロッキングおよびリセット
１ｇ号は次のようにりえられる。Ｃ４レジスタ１３１３
ないし１３１７．１３２５．１３２７．１３２９および
１　’３３０の第１段階は、ゲート動作されたＰ２クロ
ックとライン１３３９および１３４０上のその補数によ
り供給される。
ライン１３４０上の補数は、その入力としてライン１３
３９土の信号を受信するインパーク１３４１を介して供
給される。ライン１３３つ上の信号は、一方の入力とし
てＰ２クロックを受信し、かつその他方の入力としてラ
イン１３４３上の制御信号を受信するＡＮＤゲート１３
４２の出力で（ｊ％給される。第１３図におけるＣ４レ
ジスタ１３２５．１３２７．１３２９および１３３０へ
のリセット人力は、Ｐ１クロツタによりフロック動作さ
れる、レジスタ１３４５の出力で供給されるライン１３
４４上の信号により与えられる。レジスタ１３４５への
人力は、レジスタ１３４７の出力で供給されるライン１
３４６上の４．Ｓ号である。レジスタ１３４７への人力
はライン１３４３上の餉号である。第１３図におけるＣ
４レジスタ１３２５．１３２７．１３２９および１３３
０の第２段階のクロックは、ＡＮＤゲート１３４９の出
力でライン１３４８で供給される。ＡＮＤゲート１３４
９への入力は、Ｐ１クロックとライン１３４６上の信号
を含む。Ｃ４レジスタ１３１３．１３１４．１３１５．
１３１６および１３１７に対するリセット信号は入力信
号５ＨＲ５Ｔ１５０１により１！ζ給される。Ｃ４レジ
スタ１３１３ないし１３１７の第２段１社に対するクロ
ックは、Ｐ１クロックラインにより１」（給される。
したがって、ライン１３４３上の制ＨＧＫ号はモード制
１ＨＰＬＡの出力レジスタのクロックをゲートするが、
その場合、それはアクティブのＬＯＷに断定されて、Ｐ
２クロックを通過している。それがＨＩＧＨになった１
クロツクサイクル後に、Ｃ４レジスタ１３２５．１３２
７．１３２９および１３３０はクリアされ、それはＣ４
レジスタの第２段階のクロッキングを防雨する。この遅
延されたクリア動作は、出力ＭＣ５ＴＡＯ１３０５、Ｍ
Ｃ８ＴＡ１　１３０４、ＴＤＢＦ１３０２、および５Ｌ
ＢＦ１３０１がたかだか１クロツクの間にＨＩＧＨｌ、
：確立されることを保証する。
ライン１３４３上の制御信号がＮＯＲゲート１３５０の
出力で供給される。ＮＯＲゲート１３５０への入力は、
ライン１５０１上の５ＨＲＳＴ信号と、ライン１６０５
上のＭ　Ａ　ＣＫ信号と、レジスタ１３５２の出力でｌ
Ｊ（給されるライン１３５１上の信号とを含む。レジス
タ１３５２は、Ｐ２クロックによりクロックされ、その
入力としてライン１３５３上の信号を受信する。ライン
１３５３上の信号は、その入力としてライン１３３７上
の１１号とＮＯＲゲート１３５６のライン１３５５上の
出力とを受１．．．するＮＡＮＤゲート１３５４の出力
で供給される。ＮＯＲゲー１−１３５６への人力は、ラ
イン１３０３からのＭＣＴＴｌおよびＭＣＴ　Ｔ　２に
；号を含む。
［モード制御状態機械の入力］ ５ＯＢＳ　１４１１−５ＣＷＯのバス選択（Ｂ　Ｓ）ビ
ットからの出力 ５ＩＢＳ１４１０−３ＣＷＩのバス選択ＣＢ　Ｓ）ビッ
トからの出力 ＤＣＷＢＳ　１４１２−ＤＣＷのバス選択ＩＳ）ビット
からの出力 ＣＧＲＥＳＥＴＪ　１５０７−リセットパツドからの出
力 ＦＧＣＬＴ　（１：　＋３）１６０６−フラグ制御、桁
上げ（ＦＧＣＴＬ−１０）または０ （ＦＧＣＴＬ−０１）をＡＬＵからラ ッチするべきとぎをモード制御に告げ るトランザクション制御状態機械から コード化されたフィールド。
ＩＣＲＡＤＲＯＡ１４２９−ＣＰＵインターフェイスか
らのストローブ、もしアドレ ス０から読出されるなら、ＣＰＵが人 出力レジスタからデータを読出したと きモード制御信号を出すためにフォン ト読出モードを用いる。
１ｃＷＤｃＷＩＡ１４３８−ＣＰＵインターフェイスか
らのストローブ、もしＤＣレ ベル１への書込みならアクティブであ り、モード変換が起こったときモード 制御信号を出すためにソフトウェアリ セットを除くすべてのモードで用いら れる。
ＲＣＺＥＲＯＡ１４２３−ＡＬＵからの０険出の出力、
もしＡＬＵ出力が０であるな らアクティブである。
ＲＣＣＡＲＲＹＥ１２０６−ＡＬＵの桁上げ出力、もし
ＡＬＵ桁上げならＨＩＧＨを 加える間、もし借りならＬＯＷを減じ る間。
ＭＡＣＫ１６０５−モード肯定応答、トランザクション
制御状態機械によって発生さ れ状態分岐を行なうことがＯＫである ことをモード制御に告げるために用い られる。以前に要求されたトランザク ション制御動作からのＡＬＵフラグは ＭＡＣＫが断定される前かまたはそれ と同時に有効であるべきである。ＡＬ Ｕフラグはモード制御状態機械におけ る状態分岐のために用いられてもよい。
ＤＢＡＮＤ１１０２−ディスパッチバンドフリップフロ
ップの出力。
ＢＭＡＴＩ　１０３−バンド１、プリンタインターフェ
イスがスキャン読出しのために 用いているバンドがモード制御がディ スパッチのために用いているのと同じ バンドであるならアクティブであろう。
ＴＸＥＮ１４０９−８ＣＷＯからのテクスチャ可能化ビ
ット。
ＥＯＤ１４０８−ＤＣＷからのディスパッチフラグの終
わり。
ＭＯＤＥＯ−２１４０４−ＣＣＷからのモード制御フィ
ード。
ＲＥＧＦＲＥＥ　１４３０−１−ランザクジョン制御か
らのＲＥＧＦＲＥＥ１８０２゜ ＴＳＴＭ　（６：　５）１５０５．１５０６−テストモ
ードの２個ハイオーダピット、テ ストモードレジスタからの出力。テス トモードレジスタはｃｃｗｏに書込ま れるデータの最下位７ビツトでロード される。
［モード制御状態機械からの出力］ ＭＣ９ＴＡ　（１：　０）１３０４．１３０５−モード
制御状態、ＣＣＷにおけるＣＰＵ 状態ビット、ＤＩ、ＢＤおよびＤＣを セットするために用いられる。
５ＬＢＦ１３０１−セットラストバンドフラグ。
アクティブであるとき、ＤＢＡＮＤに よって指摘されるラストバンドフラグ （もしＤＢＡＮＤが０に等しいならし ＢＦＯで、もしＤＢＡＮＤが１に等し いならＬＢＦｌ）がセットされるであ ろう。
ＴＤＢＦ１３０２−トグルディスパッチバンドフラグ。
１クロツクでＨＩＧＨにパル ス化されると、ディスパッチバンドフ リップフロップがトグル動作されるで あろう。
ＭＣＴＴ　（４：　０）１３０３−モード制御トランザ
クションタイプ。このフィールド はモード制御がトランザクショク制御 状態機械の要求をしているトランザク ションのタイプを特定するために用い られる。トランザクションタイプの！ ＤＬＥの１つはモード制御がなすべき トランザクション制御のために何もＨ していないことを特定する。
ＨＲ８ＴＩ　’）０８−ハードウェアリセット、ＣＧＲ
ＥＳＥＴＪの遅延されたバージョ ン。
５ＨＲ３ＴＩ　５０１ソフトウエアまたはハードウェア
リセット。ハードウェアリセッ トの間、それはＣＧＲＥＳＥＴＪの遅 延されたバージョンであり、ソフトウ ェアリセットの間、それは５Ｒ８Ｔが 最初に検出されるとき１サイクルの間 パルス化される。
ＴＸＯＰＢ１３３１−テクスチャー動作、アクティブＬ
ＯＷであって、もし現在のモ ード制御トランザクションタイプがそ のテクチャ−アドレス５ＣＡＲ１を修 正する動作であるなら断定される。ア ドレス保持ＡＨＭＵＸを制御するため にトランザクションｄｉｉＪ　＆Ｉで用いられる。
ＴＣＴＳＴＥＮ１５０９−１ランザクジョン１．ｆ制御
テスト可能化、トランザクションタ イプがＴ　Ｓ　Ｔ　Ｍフィールドから強制され得る、ト
ランザクション制御がテス トモードに入ることを可能にするため に用いられる。
ＣＦＯＲＰＲＤＪ　１５１０−ＯＲＰ読出し、もし現在
のモードフィールドがＯＲＰ読 出しであるならアクティブである。
ＱＢＥＸＤＦｌ　５０４−バンド超過したフラグを修飾
し、ＡＬＵの桁上げ出力がＳＣ Ｂ　Ｅ　Ｘ　Ｃ，Ｆのためにラッチされるべきときスキ
う・ン制御を告げるために用いられアクティブＬＯＷで
ある。
ＦＳＸＥＩ　　１４１．３−フォントスキップ可能化１
．もし制御レジスタｓｃｗｏおよ び５ＣＷＩがＨされてフォントメモ リにおいてテクスチャーのないフォノ ！・かまたはビデオメモリにおいてテクチャ−をＨする
フォントのようなフォ ントメモリにおける唯一のものである ならアクティブである。ハイアドレス サイクルにスキップするようにフォン トインターフェイスに告げるために信 号を発生するトランザクションタイプ デコード上の論理によって用いられる。
ＭＤＣ）ＩＤ１４０１−モード変化を示す。
ＱＬＤＭＤＢ　１４１４−ＣＰＵによってアドレスの読
出しまたは書込みを示すａ−ド モードを修飾する。
上で述べられたように、第１４図はモード制御ＰＬＡ１
３１０の入力信号１４０２−１４１２を発生するために
用いられる論理を例示する。この図はまたイン１４１３
上の出力信号Ｆ　Ｓ　Ｋ　Ｅ　１と、ライン１４１４上
のＱＬＤＭＤＢ（コ号と、ライン１４０１上のＭＤＣＨ
Ｄの発生を示す。
ライン１４０２上の信号ｋｉｃＢＥＸｃＦはインバータ
１４１５の出力で与えられる。インバータ１４１５の入
力はレジスタ１４１７の出力でり、えられるライン１４
１６上の信号である。レジスタ１４１７の入力はライン
１２０６上のＲＣＣＡＲＲＹＥ信号である。レジスタ１
４１７はＡＮＤゲート１４１９の出力でライン１４１８
上のゲート動作されたＰ１クロックによってクロックさ
れる。
ＡＮＤゲー）１４１９の人力はＰ１クロックと第１５図
に示されるように発生されているライン１５０３上の信
号Ｆ　ＣＫ　２を含む。
ライン１４０３上のＺＤＥＴＦ信号はレジスタ１４２０
の出力で与えられる。レジスタ１４２０の入力はレジス
タ１４２２の出力でライン１４２１上に与えられる。レ
ジスタ１４２２の入力はライン１４２３上のＲＣＺＥＲ
ＯＡ／コ号である。レジスタ１４２２はＡＮＤゲート１
４２５の出力でライン１４２４上のゲート動作されるＰ
２クロックによってクロック動作される。ＡＮＤゲート
１４２５の入力はＰ２クロックと反転されたライン１５
０２上のＦＣＫＩ信号である。レジスタ１４２０はＰ１
クロックによってクロック動作される。
ライン１４０４上のＭＯＤＥＯ−２信号は第１３図にお
いて直接ＰＬＡに与えられる。
ライン１４０５上のＲＡＤＲＯ信号はインバータ１４２
６の出力で与えられる。インバータ１４２６の人力はラ
イン１４２７をＬＭ　ｔ、ＩＪってＮＡＮＤゲート１４
２８の出力で与えられる。ＮＡＮＤゲート１４２８の入
力はライン１４２９上のＩＣＲＡＤＲＯ信号とライン１
４３０上のＲＥＧＦＲＥＥ信号とを含む。
ライン１４０６上のＷＡＤＲＯ（：号はインバータ１４
３１の出力で与えられる。インバータ１４３１の入力は
ＮＡＮＤゲート１４３３の出力でライン１４３２上に与
えられる。ＮＡＮＤゲー！・１４３３の入力はライン１
４３０上のＲＥＧＦＲＥＥ信仔とライン１４３４上のＩ
ＣＷＡでＲＯ倍信号含む。
ライン１４０７上のＤＷＣＷＩ信号はインバータ１４３
５の出力で与えられる。インバータ１４３５の人力はＮ
ＡＮＤゲー１−１４３７の出力で与えられるライン１４
３６上の信号である。ＮＡＮＤゲート１４３７の人力は
ライン１４３０上のＲＥＧＦＲＥＥ信号とライン１４３
８上のＩ　ＣＷＤＣ１（’；＝号である。
ライン１４０８上のＥＯＤ信号と、ライン１４０９上の
Ｔ　Ｘ　Ｅ　Ｎ　ｔｃｉ号と、ライン１４１０上の５Ｉ
ＢＳ信号と、ライン１４１１上の５ＯＢＳ信号と、ライ
ン１４１２上のＤＣＷＢＳ信号とは直接にモード制御Ｐ
ＬＡに与えられる。
ライン１４１３上の出力信号ＦＳＫＥＩはＮＡＮＤゲー
ト１４３９の出力で与えられる。ＮＡＮＤゲート１４３
９の入力はＮＡＮＤゲート１４４１の出力でライン１４
４０上の信号と、ＮＡＮＤゲート１４４３の出力でのラ
イン１４４２上の信号を含む。ＮＡＮＤゲート１４４１
の入力はライン１４１０上の５ＩＢＳ信号と、インバー
タ１４４５の出力でｊｙ、えられるライン１４４４上の
信号を含む。インバータ１４４５の人力はライン１４１
１上の５ＯＢＳ信号である。
ＮＡＮＤゲート１４４３の人力はライン１４４４上の信
号とインバータ１４４７の出力で与えられるライン１４
４６上の信号とを含む。インバータ１４４７の入力はラ
イン１４０９上のＴＸＥＮ信号である。ＮＡＮＤゲート
１４４１の第３の入力はライン１４０９上のＴＸＥＮ信
号である。
ライン１４０１上のＭＤＣＨＤ信号はインバータ１４４
８の出力で与えられる。インバータ１４４８の入力はラ
イン１４３６上の信号である。
ライン１４１４の出力信号ＱＬＤＭＤＢはインバータ１
４４９の出力でり、えられる。インバータ１４４９の入
力はレジスタ１４５１のライン１４５０上の出力であり
、これはＰ２クロックによってクロック動作される。レ
ジスタ１４５１の入力はＮＯＲゲート１４５３の出力で
り、えられるライン１４５２の上の信号である。ＮＯＲ
ゲート１４５３の人力はライン１４２９上のＩ　ＣＲＡ
ＤＲＯｆＪ号と、ライン１４３４上のＩＣＷＡＤＲＯ信
号と、ライン１４３８上のＩＣＷＤＣＷＩ信号とを含む
。
第１５図はＰＬＡ１３１０から離して出力信号を発生す
るモード制御状態機械における論理を示す。第１５図の
論理は第１４図からライン１４０１上でＭＤＣｆ（Ｄ信
号とライン１４０４上のＭＯＤＥＯないしＭＯＤＥ２と
を受取る。さらに、それはライン１５０２上でＦ　ＣＫ
　１信号と、ライン１５０３上でＦＣＫ２信号を与える
。第１３図を参照すると、第１５図の回路がライン１５
０１上で５ＨＲ５Ｔ信号を発生する。
第１５図の論理の他の入力はライン１６０６上のＦＧＬ
ＴＬＯ−ＦＧＣＴＬＩ信号と、ライン１５０５上のＴＳ
ＴＭ６信号と、ライン１５０６上のＴＳＴＭ５およびラ
イン１５０７上のＣＧＲＥＳＥＴ信号を含む。ライン１
５０１上の５ＨＲＳＴ信号に加えた人力はライン１５０
８上のＨＲ３Ｔ（Ｍ号と、ライン１５０９上のＴＣＴＳ
ＴＥＮ信号と、ライン１５１０上のＣＦＯＲＰＲＤＪ信
号と、ライン１５０４上のＱＢＥＸＣＢＦ信号とを含む
。
ライン１５０４上のＱＢＥＸＣＦＴ信号はインバータ１
５１１の出力で与えられる。インバータ１５１１の入力
はＰ２クロヴクによってクロック動作されるレジスタ１
５１２の出力で与えられるライン１５０３上の信号であ
る。レジスタ１５１２の入力はＮＡＮＤゲー１−１５１
４の出力でのライン１５１３上の信号である。ＮＡＮＤ
ゲート１５１４の入力はインバータ１５１６の出力で与
えられるライン１５１５上の信号と、ライン１５０６上
のＦＧＣＴＬＩ信号とを含む。インパーク１５１６の人
力はライン１６０６からのＦＧＣＴＬＯ信号である。
ライン１５０３上のに５号はまた第１４図に示される回
路にＦ　ＣＫ　２として与えられる。ＦＣＫＩ信号はＰ
１クロックによってクロック動作されるレジスタ１５１
７の出力でライン１５０２上で与えられる。レジスタ１
５１７の人力はＰ２クロックによってクロック動作され
るレジスタ１５１９の出力で与えられるライン１５１８
上の信号である。レジスタ１５１９の入力はＮＡＮＤゲ
ート１５２１の出力で与えられるライン１５２０上の信
号である。ＮＡＮＤゲート１５２１の入力はライン１６
０６からのＦＧＣＴＬＯ信号と、ライン１５２３上のイ
ンパーク１５２２の出力を含むインバータ１５２２の入
力はライン１６０６からのＦＧＣＴＬ　１１ご号である
。
ライン１５１０上のＣＦＯＲＰＲＤＪ信号はライン１５
２５上の信号を人力として受取るインバータ１５２４の
出力で与えられる。ライン１５２５の信号はレジスタ１
５２８の出力からライン１５２７上の信号をその人力と
して受取るインバータ１５２６の出力で与えられる。レ
ジスタ１５２８はＡＮＤゲート１５３０の出力からライ
ン１５２９上のゲート動作されたＰ２クロックによって
クロック動作される。ＡＮＤゲート１５３０の入力はＰ
２クロックとライン１４０１上のＭＤＣＨＤ信号とを含
む。レジスタ１５２８の入力はライン１５３２をわたっ
てＮＡＮＤゲー１−１５３１の出力である。ＮＡＮＤゲ
ート１５３１の入力はライン１４０１上のＭＯＤＥＯ信
号と、インバータ１５３４の出力でのライン１５３３上
でり、えられるＭＯＤＥＩ信号の補数インバータ１５３
４の入力はＭＯＤＥＩ信号である。ＮＡＮＤゲート１５
３１の第３の人力はインバータ１５３６の出力でのライ
ン１５３５上でりえられるＭＯＤＥ２信号の補数である
。インハ“−夕１５３６の人力はＭＯＤ　Ｅ　２　ｉａ
号である。
ライン１５０９上のＴ　ＣＴ　Ｓ　Ｔ　Ｅ　Ｎ　ｔｏ号
はインバータ１５３つの出力からライン１５３８上の信
号を入力として受取るインバータ１５３７の出力で与え
られる。インバータ１５３９の入力はＰ２クロックによ
ってクロック動作されるレジスタ１５４１の出力からの
ライン１５４０上の信号である。レジスタ１５４１の入
力はＮＡＮＤゲート１５４３の出力で与えられるライン
１５４２の上の信号である。ＮＡＮＤゲート１５４３の
入力はライン１４０４からのｈｘ　ＯＤ　Ｅ　Ｏｔ＝号
と、Ｍ　ＯＤ　Ｅ１信号と、ＭＯＤＥ２信号と、ライン
１５４４上の信号を含む。ライン１５４４上の信号はＮ
ＡＮＤゲート１５４４の出力でりえられる。ＮＡＮＤゲ
ート１５４５の入力はそれぞれインバータ１５４８およ
び１５４９の出力でライン１５４６と１５４７上で与え
られる。インバータ１５４８および１５４９の人力はそ
れぞれライン１５０５上のＴ　Ｓ　Ｔ　Ｍ　６　にｉ号
と、１５０６上のＴＳＴＭ５信号とを含む。
ライン１５０８上のＨＲ５Ｔｒ、；号はインバータ１５
５０の出力で与えられる。インバータ１５５０の人力は
Ｐ１クロックによってクロック動作されるレジスタ１５
５２の出力で発生されるライン１５５１上の信号である
。レジスタ１５５２の入力はイン・（−夕１５５４の出
力でライン１５５３上の信号である。インバータ１５５
４の人力はＰ２クロックによってクロック動作されるレ
ジスタ１５５６の出力でのライン１５５５上の信号であ
る。レジスタ１５５６の入力はハードウェアリセットを
示すライン１５０７上のＣＧＲＥＳＥＴ信号である。
ライン１５０１上のＳ　ＨＲＳ　Ｔ信号はその入力とし
てインバータ１５５９のライン１５５８上で出力を受取
るインバータ１５５７の出力でＪ７えられる。インバー
タ１５５９の人力はＰ１クロックによってクロック動作
されるレジスタ１５６１の出力で与えられるライン１５
６０上の１ｒ；号である。
レジスタ１５６１の人力はＮＯＲゲート１５６２の出力
である。ＮＯＲゲーｈｌ’５６２の人力はライン１５５
３上の１．；号と、ＡＮＤＮＯゲート１５６２力で与え
られるライン１５６３上の１；号とを含む。ＡＮＤゲー
ト１５６４の入力はレジスタ１５６６の出力で与えられ
るライン１５６５上のｔ＝号と、レジスタ１５６８の出
力でり、えられるライン１５６７上の信号とを含む。Ｐ
２クロックによってクロック動作されるレジスタ１５６
８はインバータ１５７　Ｌｌの出力でライン１５６９上
の信号をその入力として受取る。インバータ１５７０の
人力はレジスタ１５７２の出力でのライン１５７１上の
信号である。Ｐ１クロツタによってクロック動作される
レジスタ１５７２の入力はレジスタ１５６６の出力でト
ｊえられるライン１５６５上の信号である。レジスタ１
５６６はＰ２クロ・ツクによってクロック動作され、Ｎ
ＡＮＤゲート１５７４の出力でライン１５７３上の信号
を人力として受取る。ＮＡＮＤゲー１□１５７４の入力
はライン１５３５上のＭＯＤＥ２信号の補数と、ライン
１５３３上のＭＯＤＥＩ信号の補数と、ライン１５７５
上のＭＯＤＥＯ信号の補数を含む。ライン１５７５上の
１＝号はライン１４０４上でＭＯＤＥ（１信号をその入
力として受取るインバータ１５７６の出力でり、えられ
る。こうして、ＮＡＮＤゲート１５７４の出力はソフト
ウェアリセットをデコードする。
それゆえ、見られるように、モード制御ＰＬＡはトラン
ザクションタイプ信号を発生しかつＲＰＣのユーザによ
ってモードセットの変化を制御するために、スキャン制
御状態マシンと、Ｉくンド制御状態マシンと、トランザ
クション制御状態マシンとともに動作する。
第２３図ないし第２９図はモード制御状態機械の動作を
例示するフロー図である。第２３図および第２４図はデ
、ｒスバッチモードのための状態のフローを示すために
組みあわさっている。この状態のフローは状態Ｓ２にお
けるブロック２４０１での第２４図において始まる。状
態Ｓ２は以下の第２９図に例示されるリセットフローの
間最初に入れられる。
ブロック２４０１の状態Ｓ２においては、もしディスバ
ッチモードがブロック２４０２で示されるなら、ＷＤＣ
Ｗ１信号はブロック２４０３においてテストされる。も
しＷＤＣＷＩが行先コマンドワードの最後のワードが書
込まれていな゛いことを示す２１りであるなら、ＩＤＬ
Ｅトランザクションタイプはブロック２４０４内で断定
されかつ状態フローはブロック２４０１の状態Ｓ２に戻
る。
もしＷＤＣＷＩ信号が行先コマンドワードの最後のワー
ドが書込まれたことを示す真であるなら、状態Ｓ４はブ
ロック２４０５に入り、ＤＷＵＢトランザクションタイ
プが断定される。このトランザクションタイプは行先カ
レントアドレスがアセンブリメモリに対して仮想から真
のアドレスに変換されかつバンド超過したフラグがもし
それがカレントディスバッチバンドの外側にあるなら計
算された真のアドレスにセットされる、ディスバッチセ
ットアツプ動作である。また、可変ＮＸ５ＬＲはもしＰ
ＸＳＲの最下位４ビツトが０でないならＶＸＳＲ＋１の
値で初期設定される。もしそうでないなら、ＮＸ５ＬＲ
は値ＶＸＳＲにセットされる。さらに、ＴＳＩＷＲｌお
よびＴＳＩＷＲＯの値はレジスタファイル内にロードさ
れる。次に、ＮＸ５ＬＲの直はディスバッチされている
イメージの幅である５ＩＷＲＯの鎖によって減じられる
。
状態Ｓ４の後、ＥＯＤビットはブロック２４０６内でテ
ストされる。もしＥＯＤが真であるなら、ＴＤＢＦおよ
び５ＬＢＦ信号はブロック２４０７で断定され、ディス
バッチバンドをトグル動作させかつ最後のバンドフラグ
をセットする。ブロック２４０７の後、状態ＳＡはブロ
ック２４０８に入りかつＩＮＲＦＮＲＩＩ−ランナクシ
ョンタイプ信号が断定される。このトランザクションで
は、ＲＦＮＲレジスタはそれを０にセットすることによ
って第１のバンドで初期設定される。
ブロック２４０８の後、ＤＢＡＮＤ信号はブロック２４
０９でテストされる。もしそれがＬＯＷなら、ＭＣＷＡ
Ｉ’ｌｌランザションタイプ信号はブロック２４１０内
で断定され、状態機械を待機させる。もしブロック２４
０９内のＤＢＡＮＤ信号がＨＩＧＨであるなら、ＩＮＲ
ＦＮＲ２トランザクションタイプはブロック２４１１で
断定される。このトランザクションによってＲＦＮＲレ
ジスタは第２のバンドの値に初期設定される。ブロック
２４１１または２４１０から状態フローはブロック２４
１２内の状態ＳＤに移る。ブロック２４１２の後、ＢＭ
ＡＴ信号はブロック２４１３内でテストされる。もしＢ
ＭＡＴ信号が真であるなら、状態機械はブロック２４１
４に分岐し、そこではＭＣＷＡ　Ｉ　Ｔ　トランザクシ
ョンタイプが断定されかつループはブロック２４１２内
の状、ｆＪ３　Ｓ　Ｄに戻る。
もしＢＭＡＴ信号がブロック２４１３内の偽であるなら
、ＥＯＤビットはブロック２４１５でテストされる。も
しＥＯＤがブロック２４１５内で１為であるなら、セッ
トＢＤコードはＭＣ３ＴＡフイールドに与えられかつＩ
　Ｄ　Ｌ　Ｅ　＋−ランザクジョンタイプはブロック２
４１６内で断定される。もしＥＯＤ信号かブロック２４
１５内で真であるなら、セットＤＣコードはＭＣ５ＴＡ
フイールドに与えられかつＩ　Ｄ　Ｌ　Ｅ　＋−ランザ
クジョンタイプはブロック２４１７に断定される。ブロ
ック２４１７または２４１６から、状態フローはブロッ
ク２４０１の状態Ｓ２に戻る。
状態フローのこの分岐はＤＣＷｌのＥＯＴビットかディ
スバッチが終了したことを示すときにとられる。もしそ
れが終了したなら、ディスバッチバンドはトグル動作さ
れかつＲＦＮＲレジスタは適当なバンドに初期設定され
る。ＦＲＮＲの初期設定およびＤＢＡＮＤのトグル動作
の後もしＢＭＡＴ信号がバンド制御によって断定される
なら、さらなるディスバッチはＢＭＡＴ信号がバンドの
スキャンアウトが完全であることを示す色に食化される
まで阻止される。もしＢ　Ｍ　Ａ　Ｔテストの後ＥＯＤ
ビットが真のままであるなら、状態機械は遊び状態にな
りかつディスバッチ全ビットはＣＣＷにセットされる。
もしＥＯＤビットかディスバッチを開始したＤＣＷＩへ
の書込みによってセットされたなら、それはセットされ
たままであり、そしてブロック２４１５は２４１７を介
して分岐しＤＣビットがセットされることを引き起こす
。
もしＣＯＤが偽になっているなら、ＢＤ割込みがとられ
かつＩＤＬＥ）ランザクジョンタイプか断定される。
ブロック２４０６のＣＯＤビットがＩＡであるなら、Ｂ
ＥＸＣＦフラグはブロック２４１８内でテストされる。
もしＢＥＸＣＦフラグが偽であってディスバッチバンド
境界がディスバッチセットアツプで発生される変換され
た仮想アドレスによって越えられていることを示すなら
、状態フローは分岐してＤＡＢＲ１トランザクションタ
イプが断定されてＴＤＢＦ信号がディスバッチバンドを
トグル動作させる、ブロック２４１９における状態ＳＢ
になる。ＤＡＢＲＩトランザクシコンはディスバッチ放
棄ルーチンであって、これは変換された行先カレントア
ドレスをディスバッチセットアツプを元通りにすること
によって仮想アドレスに＋１び変換する。
ブロック２４１９の後、ＤＢＡＮＩ］二号はブロック２
４２０においてテストされる。もしＤＢＡＮＤがＨＩＧ
Ｈであるなら、ＭＣＷＡＩＴトランザクションタイプは
ブロック２４２１において断定される。もしＤＢＡＮＤ
がブロック２４２０においてＬＯＷであるなら、状態Ｓ
Ｃがブロック２４２２に入り、そこてはＥＤＪＲＦＮＲ
トラクザクションタイプが断定される。ＮＩＡＣＫ信号
の断定の後、ＡＤＪＲＦＮＲトランザクションタブイブ
はブロック２４２３において実行される。ＡＤＪＲＦＮ
ＲトランザクションタイプはＶＢＢＲをそのカレント値
に加えることによってＪＪ僧レジスタを、：Ｌ！Ｊ整す
る。状態フローはブロック２４２３または２４２１から
ブロック２４１２の状態ＳＤに行く。このブロック２４
１８からの分岐はデイバッチされるべき情報かカレント
ディスバッチバンド境界の外にあるときにとられる。こ
の場合、ディスバッチは放棄されなくてはならずかつ次
のディスバッチバンドが入れられる。
もしブロック２４１８においてＢＥＸＣＦフラグか１析
定されるなら、分岐が第２３図のブロック２３０１にと
られ、ＴＸＥＮ信号がテストされろ。
もしＴＸＥＮが偽であるなら、５ＯＢＳ信号はブロック
２３０２内でテストされる。５ＯＢＳ信号は読出しがフ
ォントメモリまたはビデオメモリから発生するかどうか
を示すバス選択ビットである。
もし５ＯＢＳがビデオメモリを示すなら、状態フローは
ＢＲＦＤ）ランザクジョンタイプが断定されるブロック
２３０３に分岐する。このトランザクションは結果とし
てｓｃｗｏで示されるソースカレントアドレスでビデオ
メモリからの読出しを生じる。読出データはバレルシフ
トのＩＯＲＥＧに与えられる。もしＣＣＷのアドレス保
持ビットＡＨが０にセットされるなら、５ＣＡＲＯ値は
増分される。そうでないなら、それは現（Ｅの値のまま
である。
ブロック２３０２の５ＯＢＳがフオンメモリ読出しを示
すなら、サブルーチンはＦＦＲＤトランザクションタイ
プが断定されるブロック２３０４に分岐する。ＦＦＲＤ
Ｉ−ランザクジョンタイプはフォントインターフェイス
ユニ・ントを介したフォント読出しである。
もしブロック２３０１のＴＸＥＮビットが真であるなら
、テクスチャー読出しを示し、その状態フローは５ＯＢ
Ｓビツトがテストされるプロ・ツク２３０５に分岐する
。フォントインターフェイス読出しでは、状態機械はブ
ロック２３０６に分岐する。ビデオインターフェイス読
出しでは、状態機械はブロック２３０７に分岐する。プ
ロ・ツク２３０６または２３０６から、その状態機械は
ブロック２３０８の状態Ｓ５に入る。状態Ｓ５では、５
ＩＢＳビットはブロック２３　（１９においてテストさ
れ、テクスチャーブロックがフォントまたはビデオメモ
リから読出されるべきかどうかを決定する。もしテクス
チャーブロックがフォントメモＪから読出されるべぎな
ら、サブルーチンはＦＴＸＲＤＩ−ランザクジョンタイ
プが断定されて、ブロック２３１０に分岐する。そのト
ランザクションでは、フォントインターフェイスユニッ
トテクスチャー読出アルゴリズムが実行される。フォン
トインターフェイスを介したアドレス５ＣＲＡＩでの読
出しはデータがバレルシフトのＴＸＴＲＥＧレジスタに
ロードされて達成される。もしＡＨビットが０に等しい
なら、５ＣＡＲ１は増分され、そうでなければ、それは
そのまま保持される。また、レジスタファイル内のＴＳ
ＩＷＲＩレジスタは減分される。
もしブロック２３０９の５ＨＢＳビツトがビデオテクス
チャーブロックを示すなら、状態フローはブロック２３
１１に分岐する。ブロック２３１１では、ＶＲＸＲＤ）
ランザクジョンタイプが断定されてビデオインターフェ
イスからのテクスチャー読出しを示す。
ブロック２３０３か、２３０４か、２３１０か、２３１
１から、状態機械はブロック２３１２の状ｇＳ６に入る
。状ＢＳ６では、５ＯＢＳビツトが再びブロック２３１
３でテストされる。もし５ＯＢＳがフォントモリアクセ
スを示すなら、ＦＤＩＳＰトランザクションタイプはブ
ロック２３１４に断定される。ＦＤＩＳＰ）ランザクジ
ョンはフォントメモリのフォントを有するディスパッチ
である。これはバレルシフタの出力から行先カレントア
ドレスに結果として生じるデータを書込むビデオインタ
ーフェイスからの読出／修正／書込トランザクションを
要求することによって、実行される。フォントインター
フェイス読出しは５ＣＲＯアドレスデータがバレルシフ
タのｌ０ＲＥＧに供給されて要求される。また、ＤＣＡ
Ｒ値は増分されて、ＴＳＩＷＲＯ値は減分され、かつも
しアドレス保持ビットが０に等しいなら、５ＣＡＲ値は
増分される。最後に、０険出フラグはＰＳＩＷＲＯレジ
スタの減分の間、ＡＬＵ出力によって更新される。
もしブロック２３１３の５ＯＢＳがビデオメモリ内のフ
ォントを示しているなら、ＶＤＩＳＰトランザクション
タイプはブロック２３１５の状態Ｓ７で断定される。Ｖ
ＤＩＳＰはビデオメモリのフォントを“ａするディスバ
ッチである。このトランザクションはビデオインターフ
ェイスを介する読出／修ｉ１Ｅ　／　４５込であるる。
ビデオメモリのフォントの位置からの読出しの同時の要
求はこのトランザクションの間実行されない。ブロック
２３１’５のＶＤＩＳＰＩ−ランザクジョンノ後、ＶＦ
ＲＤトランザクションタイプはビデオメモリのフォント
の次のワードが読出される、ブロック２３１６で断定さ
れる。ブロック２３１６または２３１４から、状態機械
はブロック２３１７で状態Ｓ８に入る。状態Ｓ８からＺ
ＥＡＴＦフラグはブロック２３１８でテストされ、フォ
ントイメージブロックのラインの終わりが達成されたか
どうかを示す。
もしラインの終イつりが到達されたなら、状態機械はＤ
ＥＯＬＮ＋−ランザクジョンタイプが断定される、ブロ
ック２３１９に分岐する。ライントランジスタのこのデ
ィスバッチの終わりては、読出／修正／書込動作はビデ
オインターフェイスからアドレスＤＣＡＲに要求される
。ＤＣＡＲはＮＸ５ＬＲ１１ｆにＤ　ＣＲを加えた１直
に更新される。また、５ＩＨＲＯレジスタは減分され、
バンドを越えたフラグはもし適当ならセットされる。０
検出フラグは５ＩＨＲＯレジスタの減分の間ＡＬＵ出力
によって更新される。最後に、ＴＳＩＷＲＯレジスタは
Ｓ　ＩＷＲＯ値にリセットされる。
ブロック２３１９から、ＶＤＥＴＦフラグはブロック２
３２０でテストされる。もしＺＥＲＴＦフラグがブロッ
ク２３２０て真であるなら、そのフローはＩＤＬＥトラ
ンザクションタイプか断定されてＤＣフラグがセットさ
れる、ブロック２３２１に分岐する。ブロック２３２１
から、そのフローはブロック２３２２内の状態Ｓ２に分
岐する。
これはブロック２４０１で状ｊ９　Ｓ　２に対応する。
もしＺＤＥＴフラグかブロック２３２０内で１へである
なら、ＢＥＸＣＦフラグはブロック２３２３でテストさ
れる。もしＢＥＸＣＦフラグが真であるなら、Ｔ　Ｘ　
Ｅ　Ｎ　（Ｑはブロック２３２４でテストされる。もし
ＴＸＥＮ値が真であるなら、ＡＤＪＰＸトランザクショ
ンクイブツクロック２３２５の状態ＳＥでｆｔ１ｉ定さ
れる。ＡＤＪＴＸ＋−ランザクジョンはもしそのＡＨビ
ットがＴＸＩＷＲＩの値をそれに加えることによって０
であるなら、テクスチャーソースアドレスを調整する。
ＴＳ　ＩＷＲ１値は次にその最初の５ＩＷＲＩ値にリセ
ットされる。ブロック２３２５から、状態機械はブロッ
ク２３２６のＤＡＢＲ２１−ランザクジョンタイプを断
定しかつＤＩフラグがセットされる。ＤＡＢＲ２トラン
ザクションタイプはししＡＨが０に′、９しいなら５Ｃ
ＡＲＯ値は減分されかっＲＦＮＲをそれに加えることに
よって（！ｉ想ベージアドレスにＤＣＡＲを変換し直す
、ディスバッチ放棄である。ブロック２３２６から、そ
の状態フローはブロック２３２２の状態Ｓ２に分岐する
。もしＴＸＥＮビットがブロック２３２４で１！％であ
るなら、状態ルーチンはＤＡＢＲ２トランザクションタ
イブが断定されかつＤＩフラグがセットされる、ブロッ
ク２３２７に分岐する。ブロック２　’３２７からルー
チンはブロック２３２２の状態Ｓ２に分岐する。
もしＢ　Ｅ　Ｘ　ＣＦ　（ｌ；号がブロック２３２３で
１為であるなら、ＤＸＥＮビットはブロック２３２８で
テストされる。もしＴＸＥＮ値がブロック２３２８で真
であるなら、ＡＤ　Ｊ　ＴＸ　トランザクションタイプ
はブロック２３２って断定されかつルーチンはブロック
２３０８の状態Ｓ５に分岐する。この場合、次のイメー
ジワードのためのテクスチャーは次のラインで読出され
る。もし２３２８内のＴＸＥＮビットが低であるなら、
いかなるテクスチャー読出しも必要でなくかつ５ＯＢＳ
ビツトがブロック２３２０でテストされる。もし５ＯＢ
Ｓビツトがビデオインターフェイスを示すなら、状態機
械はブロック２３１５の状Ｉ懲Ｓ７に分岐し、ビデオデ
ィスバッチルーチンを完ｒする。もしブロック２３３０
の５ＯＢＳビツトが７十ント読出しを示すなら、ＦＤＩ
ＳＰ）ランザクジョンタイプはブロック２３３１で断定
されかつルーチンはブロック２３１７の状態Ｓ８に分岐
する。ブロック２３３０および２３３１から、ビデオま
ｔ二はフォントディスバッチかディスバッチされたイメ
ージの次のラインで続けられる。
もしＺＤＥＴＦフラグがブロック２３１８て真でなくて
、ラインの終わりが達成されていないことを示すなら、
ＴＸＥＮビットはブロック２３３２でテストされる。も
しＴＸＥＮがそれがテクスチャー読出しであることを示
すなら、５ＯＢＳビツトはブロック２３３３でテストさ
れる。もしフすント読出しが必要とされるなら、ＦＤＩ
ＳＰトランザクン３ンタイプはブロック２３３４で断定
されかつルーチンはブロック２３１７の状態Ｓ８に分岐
する。もしブロック２３３３の５ＯＢＳビツトがビデオ
メモリのフォントを示すなら、ルーチンはブロック２′
う１５の状態Ｓ７に分岐する。
もしブロック２３３２のＴＥＸＮビットが４”ｌである
なら、５ＩＢＳビツトはブロック２３３５でテストされ
る。もしテクスチャーブロックがビデオメモリ内にある
なら、ＶＴＸＲＤトランザクションタイプはブロック２
３３６で断定されかつそのルーチンはブロック２３１２
の状態Ｓ６に分岐する。もしブロック２３３５の５ＩＢ
Ｓビツトがフォントメモリ内のテクスチャーブロックを
示すなら、ＦＴＸＲＤ　トランザクションタイプはブロ
ック２３３７で断定されかつそのルーチンはブロック２
３１２の状態Ｓ６に分岐する。
こうして、モード制御状態機械はフォントとテクスチャ
ーの両方のディスパッチをソースメモリからまたはアセ
ンブリメモリインターフェイスのいずれかから支持し、
自動的にディスパッチを完了するために二次元における
アドレスを計算することがわかる。
第２５図はＯＲＰロードおよび読出モードのための状態
フロー図である。状態フローはブロック２５０１の状態
Ｓ２で始まる。状態Ｓ２から、もしモードがＯＲＰ読出
しまたはＯＲＰロードをそれぞれ示すブロック２５０２
内の０ＲＰＤかまたはブロック２５０３の０ＲＰＬＤを
示すなら、ＷＤＣＷ１ビットはブロック２５０４でテス
トされる。もしＷＤＣＷ１ビットが偽で、行先コマンド
ワードの最後のワードが書込まれていないことを示すな
ら、■ＤＬＥトランザクションタイプはブロック２５０
５で断定される。もしＷＤＣＷＩが真であるなら、状態
ＳＦはＦＲＤＭトランザクションタイプが断定される、
ブロック２５０６に入る。Ｆ　ＲＤ　Ｍ　ｌ−ランザク
ジョンはアドレスされたデータをＩＲＯＥＧに到達させ
るフォントインターフェイスユニットにＤＣＡＲアドレ
スを送る結果を生じ、ＤＣＡＲを増分し、５ＣＡＲＯア
ドレスを減分する（ＯＲＰカウントのために用いられる
）。ブロック２５０６のＦＲＤＭトランザクションの後
、ＺＤＥＤＦフラグはブロック２５０７でテストされる
。もしＺＤＥＴＦが偽であるなら、状態機械はブロック
２５０６の状ｆｉＳＦに分岐する。もしＺＤＥＴＦが真
であるなら、ＩＤＬＥトランザクションタイプはブロッ
ク２５０８でセ・ストされかつＤＣビットがセットされ
る。ブロック２５０８から、状態機械はブロック２５０
１の状態Ｓ２に戻る。
第２６図はモード制御状態機械のグラフィックロード状
態フローを例示する。それはブロック２６０１の状態Ｓ
２で始まる。もしモードがブロック２０６２でのグラフ
ィックロードＧＬＤでデコードされるなら、ＷＤＣＷ１
ビットはブロック２６０３でテストされる。もしＷＤＣ
ＷＩが真であるなら、ＧＬＳＵＰトランザクションタイ
プがブロック２０６４で断定される。これはＮＸ５ＬＲ
レジスタが４個の最下位ビットのＰＸＳＲの値に依存し
て、ＶＸＳＲかまたはＶＸＳＲ＋１にセットされる、グ
ラフィックロードセットアツプトランザクションセット
アツプである。また、ＴＳＩＷＲＯレジスタは５ＩＷＲ
Ｏの値にセットされかつＮＸ５ＬＲｉ直は５ＩＷＲＯの
値によって減じられる。また、０検出フラグはＡＬＵ出
力によって更新される。ブロック２６０４から、ルーチ
ンはブロック２６０１の状態Ｓ２に戻る。もしモードが
ブロック２６０２で示されているようにグラフィックロ
ードモードであり続けるなら、ＷＤＣＷ１ビットはブロ
ック２６０３でテストされる。もし信号がここで偽であ
るなら、ＷＡＤＲＯ信号はブロック２６０５でテストさ
れる。もしこの信号が断定されるなら、それはＣＰＵイ
ンターフェイスがアドレス０への書込みを受取ったこと
を意味する。もしこれが偽であるなら、状態機械はＩＤ
ＬＥトランザクションタイプが断定されるブロック２６
０６に分岐しかつブロック２６０６からそれはブロック
２６０１の状態Ｓ２に戻る。もしアドレス０への書込み
がブロック２６０５において検出されているなら、ＧＬ
ＷＲトランザクションタイプはブロック２６０７の状態
Ｓ３で断定される。ＧＬＷＲトランザクションタイプは
上で論じられたＶＤＩＳＰ）ランザクジョンと同じ態様
で実行されるグラフィックロード書込みである。ブロッ
ク２６０７の状！ｆ３Ｓ３の後、ＺＤＥＴＦフラグはブ
ロック２６０８でテストされる。もしＺＤＥＴＦが真で
あるなら、ＧＬＥＯＬＮトランザクションタイプはブロ
ック２６０９で断定される。
このトランザクションは読出／修正／書込要求がバレル
シフタの出力からアドレスＤＣＡＲへのビデオインター
フェイスユニットに対して行なわれる、ラインのグラフ
ィックロードの終イ）りである。
ＤＣＡＲ値はＮＸ５ＬＲレジスタの値によって更新され
かつＴＳ　ＩＷＲＯ１直は５ＩＷＲＩＩの値にリセット
される。
ブロック２６０８のＺＤＥＴＦフラグが偽であるなら、
ＩＤＬＥ）ランザクジョンタイプはブロック２６１０に
おいて断定される。ルーチンはブロック２６１０または
２６０９からプロ・ツク２６０１の状７＠Ｓ２に戻る。
第２７図はモード制御状態機械のためのフォント読出状
態フローを例示する。この状態フローはブロック２７０
１の状態Ｓ２で始まる。もしそのモードがブロック２７
０２で示されているようなフォント読出しであるなら、
ＲＡＤＲＯ信号がブロック２７０３においてテストされ
る。ＣＰＵインターフェイスアドレスＯへの読出しが行
なわれるときＲＡＤＲＯ信号が断定される。もしＲＡＤ
ＲＯ信号が真であるなら、ＤＣＷＤＳビットがブロック
２７０４においてテストされる。もしこの信号がフォン
トメモリにおけるフォントに対する読出しを示すなら、
Ｆ　Ｆ　ＲＤＭ　トランザクションタイプはブロック２
７０５において断定される。
もしそうでなく、もしそのフォントがビデオメモリ内に
あるなら、ＶＲＦＤＭトランザクションはブロック２７
０６において断定される。ブロック２７０５からのＦＦ
ＲＤＭトランザクションはアドレス５ＣＡＲＯからバレ
ルシフタの人出力レジスタへのフォントインターフェイ
スを通る読出しである。５ＣＡＲＯ値は増分される。同
様に、ＶＦＲＤＭトランザクションはビデオインターフ
ェイスを通って５ＣＡＲＯに１泣出される。データはバ
レルシフタのＩ　ＲＥＧにストアされかつ５ＣＡＲＯア
ドレスが増分される。ブロック２７０５かまたは２７０
６のいずれかから、状態機械はブロック２７０１の状態
Ｓ２に戻って分岐する。
もしブロック２７０３のＲＡＤＩＯ（、ｌｉ号が偽であ
るなら、ＷＤＣＤ１ビットはブロック２７０７でテスト
される。もしＤＷＣＤｌが１為であるなら、ＩＤＬＥト
ランザクションタイプはブロック２７０８において断定
されかつそのルーチンはブロック２７０１の状態Ｓ２に
戻る。
もしＷＤＣＷ１ビットがブロック２７０７において真で
あるなら、状態ＳＩＯはＭＣＷＡＩＴ）ランザクジョン
タイプがブロック２７０っで断定される場所に入る。次
に、状態ＳｌｌはＭＣＷＡＩＴトランザクションタイプ
が再びブロツック２７１０で断定される場所に入る。Ｍ
ＣＷＡ　［Ｄ　）−ランザクジョンタイプはトランザク
ション制御が１サイクル待機することを引き起こす。ブ
ロック２７１０の状態Ｓｌｌのｉ（、ＤＣＷＢＳビット
はブロック２７１１においてテストされる。もしそれが
読出されるべきフォントがビデオメモリ内にあることを
示すなら、ＶＦＲＤＭＩ−ランザクジョンタイプはブロ
ック２７１２において断定される。
そのｆ也では、フォントはフォントメモリ内にありかつ
ＦＦＲＤＭ　トランザクションタイプはブロック２７１
３で断定される。状態フローはブロック２７１３かまた
はブロック２７１２のいずれかからブロック２７０１に
おける状！Ｓ２に分岐する。
第２８図はフォントロード状態フローを例示する。状態
フローはブロック２８０１の状態Ｓ２において始まる。
もしフォントロードモードがブロック２８０２において
示されるなら、ＷＤＣＷ１ビットがブロック２８０３に
おいてテストされる。
もしＷＤＣＷＩが真であるなら、ＧＬＳＵＰ　トランザ
クションタイプはブロック２８０４においてｌ折定され
る。ＧＬＳＵＰはここで同様に用いられているグラフ、
ｆツクロードセットアツプである。
ブロック２８０４から、その状態はブロック２８０１の
状ｐＳ２に戻る。もしそのモードがブロック２８０２に
おいてＦＬＤモードのままであるなら、ＷＤＣＷ１ビッ
トは再びテストされる。もしそれが偽であるなら、ＷＡ
ＤＲＯ信号はブロック２８０ｒ５においてテストされる
。もしいかなるアドレス０への書込みもＣＰＵインター
フェイスによって実行されていないなら、■ＤＬＥトラ
ンザクションタイプはブロック２８０６において断定さ
れる。
もしＣＰＵインターフェイスによるアドレス０への書込
みが実行されているなら、ＤＣＤＢＳビットはブロック
２８０７においてテストされる。
もしそれがフォントメモリにおけるフォントのロードが
実行されるべきであることを示すなら、ＦＦＬＤトラン
ザクションタイプはブロック２８０８において断定され
、そうでなければ、ビデオメモリへのフォントのロード
がブロック２８０９において断定される■ＦＬＤトラン
ザクションタイプにおいて実行されるべきである。ブロ
ック２８０８またはブロック２８０９のいずれかから、
状態フローはブロック２８０１の状態Ｓ２に戻る。
Ｆ　Ｆ　Ｌ　Ｄ　Ｉ−ランザクジョンタイプはフォント
インターフェイスユニットを通るフォントロードである
。この場合、フォントインターフェイス書込みはバレル
シフタのｌ０ＲＥＧからデータのＤＣＡＲアドレスに要
求される。ＤＣＡＲアドレスは増分される。
ＶＦＬＤ）ランザクジョンタイプはビデオインターフェ
イスへのフォントロードである。この場合、ビデオイン
ターフェイスにおける書込みへの要求はバレルシフタの
出力でのデータのアドレスＤＣＡＲで行なわれる。また
、ＤＣＡＲの値は増分される。
第２９図はモード制御リセットおよびテストモードフロ
ーを例示する。このフローはシステムのリセットの後ブ
ロック２９０１で状態Ｏで始まる。
状態ＳＯの後、状７＠Ｓ１はＩＮＲＦＮＲＩ　トランザ
クションタイプがブロック２９０２で断定される場所に
入る。ＭＡＣＸ信号がトランザクション制御から受取ら
れた後、ＩＮＲＦＮＲＩＩ−ランザクジョンタイプは再
びブロック２９０３におい断定される。そこから、状態
Ｓ２はブロック２９０４に入る。この状態Ｓ２は以前の
第２３図ないし第２８図の８２の値に対応する。
ブロック２９０４の状態Ｓ２から、モード値はテストさ
れる。もしそれがブロック２９０５におけるソフトウェ
アリセットを示すなら、ＩＤＬＥサブルーチントランザ
クションタイプはブロック２９０６において断定される
。同様に、もしモードフィールドがブロック２９０７に
おいてテストモードを示すなら、ＩＤＬＥトランザクシ
ョンタイプはブロック２９０８で断定される。ブロック
２９０６またはブロック２９０８からの状態フローはブ
ロック２９０４における状態Ｓ２に戻る。
それゆえ、そのディスパッチモードに加えて、ＲＰＣは
ビデオまはたフォントメモリスペースのいずれかにおい
てフォント読出しおよびフォントロードモードを用いて
フォントライブラリを確・立および分析するための資源
としてホストプロセッサによって用いられ得る。また、
専用グラフィックイメージはＲＰＣＯグラフィックロー
ドモードを介して用いて、ビデオまたはフォントメモリ
においてストアされ得る。また、ＯＲＰを支１ｊｊする
ために、ＯＲＰロードおよびＯＲＰ読出しのための特殊
モードが提供される。
６．４　トランザクション制御状態機械第１６図と、第
１７図と、第１８図と、第１９図と、第２０図はトラン
ザクション制御状態機械を例示する。第１６図はトラン
ザクション制御ＰＬＡ１６１０と、トランザクションタ
イプデコーダ１６１１と、関連の出力論理を示す。第１
７図はトランザクション制御ＢＬＡ１６１（１とデコー
ダ１６１１に入）Ｊｔｊ号を与えるための入力論理を示
す。第１８図はレジスタフリーの制御信号を発生する論
理を示す。第１９図および第２０図はトランザクション
タイプデコーダ１６１１の実現化例を例示する。トラン
ザクション制御１’ＬＡ１６１１の動作はｒＲＰＣトラ
ンザクション制御ＰＬＡソースコードｊと題される表に
おいて述べられる。
第１６図と第１７図と第１８図に示されるトランザクシ
ョン制御状態機械の人力信号は以下のようになる。
［トランザクション制御状態機械への人力］ＴＳＴＭ　
（４：　Ｏ）１７０７−テストモード、テストモードレ
ジスタからの出力。テ ストモードレジスタはｃｃｗｏに書込 まれる最下位７ビツトのデータでロー ドされる。ＴＳＴＭ６　１５０５およ びＴＳＴＭ５　１５０６はモード制御 状態機械に与えられる。
ＨＲＳ　Ｔ　１５０８−ハードウェアリセット、ＣＧＲ
ＥＳＥＴＪ１５Ｃ１７の遅延された戸−一ンヨ／。
ＴＸＯＰ８１３３１−テクスチャーされた動作、アクテ
ィブＬＯＷであって、もしカレ ントＭ　ＣＴ　Ｔかテクスチャーアドレス５ＣＡＲ１を
修正するであろう動作で あるなら断定される。それはアドレス 保持ＡＨＭＵＸｉ７１７を制御する ためにトランザクシコン制御図におい て用いられる。
ＴＣＴＳＴＥＮ１５０９−トランザクション制御テスト
可能化、トランザクション制 御を＋−４能化しＴＴがＴＳＴ〜１フ、ｆ−ルドから強
制されｉするテストモードに行くために用いられる。
ＷＣＣＷＯ１７０８−ＣＣＷＯへの書込み。
ｃｃｗｏへの入出力書込みか存在する とき、トランザクション制御を告げる ための１サイクルパルス。それは強制 されたトランサクションタイプフィー ルドＴＴＯ−４かとられるべきときを テストモードか告げるために用いられ る。
ＦＣＲＦＲＮＩ　７０４リフレッシュ要求信号、アクテ
ィブＬＯＷである。リフレッシ ュサイクルを要求するために１サイク ルで断定される。
５ＯＡｈ１７０５　（ＡＨ）ビットのｓｃｗｏからの出
力。
５ＩＡＨ１７０６（ＡＨ）ビットの５ＣＷＩからの出力
。
ＦＣＤＯＮＥＣ１７０３−なされるフォントインターフ
ェイスユニット、それか最後 の要求でなされることを中央に告げる ためにＦＩＵによって１ｔｌｉ定される。
ＶＣＤＯＮＥＣ１７０９−なされるビデオインターフェ
イスユニット、最後の要求 でなされることを中央に告げるために ＶＩＵによって断定される。
ＭＣＴＴ　（４：　０）１３０３−モード制御トランザ
クションタイプ。このフィールド はモード制御がトランザクション制御 ＳＮ１を要求しているトランザクションのタイプを特定
するために用いられる。
５ＣＴＴ　（１：　Ｏ）１２１１スキヤン制御トランザ
クシヨンタイプ。このフィールド はスキャン制御かトランザクション制 ｉＳＭの要求しているトランザクショ ンのタイプを特定するために用いられ る。５ビツト幅のＴＴを発生するとき、ＴＣ図上のフィ
ールド論理は最上位３ ビツトのＴＴを１１０２進に強制す る。
ＣＦＯＲＰＲＤＪ　１５１０−ＯＲＰ読出し、もしカレ
ントモードフィールドがＴＴデ コーダ１６１１に′テえられるＯＲＰ読出しであるなら
アクティブである。
ＦＳＫＥＩ　　１４１３−フォントスキップ可能化位置
、もし制御レジスタｓｃｗｏお よび５ＣＷ１が県備されてフォントか フォントメモリにおける唯一のもので あり、フォントメモリにおけるフォン トでかつビデオメモリにおけるテクチ ャ−されていないかまたはテクスチャ ーであるように僧備されるならアクテ ィブである。ｌ”　Ｉ　Ｕにハイアドレスサイクルをス
キップするように告げるた めの信号を発生ずるＴＴデコード上の 論理によって用いられる。
ＭＰＣ１２０５−ＴＴデコーダ１６１１へのマルチプル
プリンタ制御、ＣＣＷ　ＯＭ ＰＵビットからの出力。
ＲＣＺＥＲＯ１４２３−ＡＬＵからＴＴデコーダへの（
］険出の出力。ＡＬＵ出力か０であるならアクティブで
ある。
ＴＸＥＮ１４０Ｑ−３ＣＷｆｌからのテクスチャ−可能
化ビットＴＸ。
ＲＣＣＡＲＲＹＩ　２０６−ＡＬＵの桁上げ出力。
もしＡＬＵ桁上げならＨＩＧＨを加え る間、もし借りならＬＯＷを減算する 間。ＲＣＣ，６ＲＲＥＹと同じ信号。
トランザクション制御状態機械によってトランザクショ
ンタイプデコーダ１６１１で発生される信号は以ドのよ
うにされる。
（淋下奪齢 ［トランザクション制御からの出力］ ＣＢＱＬＤＧＤ１６２１−品質ロードガード、そのガー
ドをロードするべきときバレ ルシフタに告げるために用いられる。
それは最後のワード、バレルシフタの ためのＬＳＴＷＤ信号を発生ずる際に ＴＴデコーダ１６１１上で用いられる。
ＣＩＲＦＲＥＥＡ１８０１−レジスタフリーレジスタフ
ァイルがフリーであるＣＰ Ｕインターフェイスを告げるために用 いられる（入出力読出しおよび書込み のために用いられ得る）。またＲＥＧ ＦＲＥＥ１８ｎ２゜ ＶＩＵ　（ビデオインターフェイス）アクティブＬＯＷ
要求ライン ＣＶＲＥＦＲＱ１６１２−リフレッシ ュ要求 ＣＶＲＭＷＲＱ１６１３−読出一修正 −書込要求 ＣＶＷＲＲＥＱ１６１４−書込要求 ＣＶＲＤＲＥＱ１６１５−読出要求 ＦＩＵ（フォントインターフェイス）要求ライン： ＣＧＦＲＤＲＱ　１６１６−読出要求 ＣＧＦＷＲＲＱ１６１７−書込要求 ＣＧＡＨＳＫＰ１６１８−スキップハ イアドレスサイクル要求 ＴＣＮＸＴｌ　６１９−次のトランザクション制御、ト
ランザクション制御が要求のた めに待機しているときＴＴラッチを開 放するために用いられる。
ＭＡＣＫ１６０５−モード肯定応答。
５ＡＣＫ１６０４−スキャン肯定応答 ＣＲＶＡＲＱ　１６２０−ビデオアドレス要求、ビデオ
アドレスのロウワードがレジス タファイルのＢボートから読出されて いるときビデオアドレス発生器論理を スロープするために用いられる。
ＦＧＣＴＬ　（１：　０）１６０６−フラグ制御、バン
ド超過したフラグＵＢＥＸＣ（Ｆ ＧＣＴＬ−１０）か、Ｏ検出フラグＵ ＺＤＥＴ　（ＦＧＣＴＬ−０１）か、フォントインター
フェイス桁上げＵＦＩ ＣＹ　（ＦＧＣＴＬ−１１）のために桁上げまたは０を
ＡＬＵからラッチする べきときを告げるＴＣからのコード化 されたフィールド。
ＣＢＱＬＤＧＤ１６２１−〜品質ロードガード、ガード
レジスタがロードされるべきと きをバレルシフタに告げるために用い られ、それは次のフォントデータワー ドのフォント読出しがｌ０ＲＥＧを重 ね書きする前になされなくてはならな い。
ＣＲＡＬＵＯＰ　（５：　Ｏ’）　１６２２−ＡＬＵ動
作フィールド。
ＢＳＨＥＮ１６０３−バレルンフトｉ＋Ｊ能化、ＣＲＢ
Ｘに、２個の信号によって人力さ れたマルチブライＡＬＵＢを発生する ためにバンド制御における論理によっ て用いられる。
ＣＲＬＢＹＴＥ１６２３−ロウバイト、ロウハイドのみ
を吉込むことをレジスタファ イルに告げるために用いられる。
ＣＢＷＲＥＮＡ　（ｌ　：０）１６２４−書込可能化、
レジスタファイルに以下のうちの １つを告げるために用いられる。すな わち、何も書かない、ＡＡＤＲ（４： ０）によって指摘され位置に書込むま たはＢＡＤＲ（４：　０）によって指摘される位置に書
込む。
ＣＲＡＡＤＲＡ　（４：　０）　１６２５−レジスタフ
アイルＡポートアドレス。
Ａ　Ｌ　Ｕ　、に力Ａとして読出されかつ用いられるべ
き位置のアドレス。
ＣＲＢＡＤＲＡ　（４：　０）１６２６−レジスタファ
イルＢポートアドレス。ＡＬＵ人 力Ｂとして読出されかつ利用されるべ き位置のアドレス。
５ＲＤ１６０１−カレントトランザクションタイプＴＴ
かスキャン読出ＳＲＤである ときアクティブである。
ＤＧＥＬＮ１６０２−カレントトランザクションタイプ
ＴＴがラインＤＥＯＬＮのデ ィスバッチの終わりかまたはラインＧ ＬＥＯＬＨのグラフィックの零冬わりのときアクティブ
である。
ＣＰＬＤＰＴＲ１６２９−ロードプリンタ。プリンタイ
ンターフェイスに送られるデ ータ修飾詞。それはＶＩＵデータスト ローブが断定されるときプリンタイン ターフェイスにＶＩＵデータをラッチ することを告げる。
ＣＢ　Ｌ　Ｓ　ＴＷＤ　１６　’う〇−最後のワード、
カレントラインの終イ）りか到達されたことをバレルシ
フタに告げるために用いら れる。ＬＳＴＷＤの断定の後■○ＩＥ Ｇに書込まれるデータワードが次のラ インの始まりのために岳えられるべき である。
ＣＢＬＤＣ（２：０）１６３１−バしルンフタロード制
御、バレルシフタレジスタの ローディングを制御するために用いら れる。このフィールドは第１のインタ ーフェイス要求が行なわれるとき始ま りかつインターフェイスユニットがな されるとき終イつって、Ｈ効のままであるであろう。そ
れは以ドのようにコー ド化される。
０００　　Ｎ０Ｐ Ｏｏｌ　クリアビデオラッチ ０１０　もしＦＩＵデータストロー ブがＦＩＵからのデータで １０ＲＥＧをロードするな ら、ＶＩＵはディスパッチ か、グラフィックロード、 ＲＭＷをしている。
０１１　　ＦＩＵからのデータで１０ ＲＣＧをロードする。
１００ＶＩＵからのデータでＴＸ ＲＥＧをロードする。
１０１　　ＦＩＵからのデータでＴＸ ＲＥＧをロードする。
１１０　　ＶＩＵからのデータで１０ ＲＥＧをロードする。
１１１　リセットバレルシフタ。
ＱＦＷＲ１６３２−修正フォント書込み、ＴＣ状態機械
からフォント書込要求ＣＦＦ ＷＲＲＱＪへのＦＩＵ要求出力ＦＩＵ ＲＱを台無しにする（ｍｕｘ）ためＴ Ｃ上で用いられる。
ＱＶＲＤ１６３３−修１Ｆビデオ読出し、ＴＣ状態機械
からビデオ読出要求ＣＶＲＤＲ ＥＱＮへのＶＩＵ要求出力を台無しに するためにＴＣ上で用いられる。
ＱＶＷＲ１６３４−修正ビデオ書込み、ＴＣ状態機械か
らビデオ書込要求ＣＶＷＲＲ ＥＱＮへのＶＩＵ要求出力を台無しに するためにＴＣ上で用いられる。
ＱＶＲＭＷ１６３５−修正ビデオＲＭＷ、ＴＣ状態機械
からビデオＲＭＷ要求ＣＶＲ ｔｖＩＷＲＱＮへのＶＩＵ要求出力を台無しにするため
にＴＣ上で用いられる。
ＣＲＱＶＲＥＦ１６３６−修正ビデオリフレッシュ、Ｔ
Ｃ状態機械からビデオリフレ ッシュ要求ＣｖＲＥＦＲＱＮへのｖ■ ｕｆ求出力を台無しにするためにＴＣ で用いられる。
ＦＡＤＯＬＢ１６３７−強制アドレスを０ＬＯＷ１ハイ
フロントアドレスサイクルが スキップされるべきとき、ＦＩＵ要求 の間ＣＲＡＡＤＲＡ　（０）ＬＯＷを強制するためにＴ
Ｃ上で用いられる。
ＶＦＦＲＤＭ１６３８−トランザクションタイプがフォ
ント読出しのときアクティブ である。
ＣＢ５０ＴＸ１６３９−レジスタされたＴＸＥＮのコピ
ー 第１６図に見られることかできるように、トランザクシ
ョン制御状態機械は第１にトランザクション制御ＰＬＡ
１６１０とトランザクションタイプデコーダ１６１１か
らなる。トランザクション制１３１１ＰＬＡの人力はラ
イン１７１１上のトランザクションタイプコードＴＴＯ
−ＴＴ４と、ライン１６４０上のトランザクション現在
状態コードＴＣＰＳＴＯ−ＴＣＰＳＴ３と、ＣＣＷ　Ｏ
からのライン１７１０上のアドレス保持ビットを含む。
トランザクション制御ＰＬＡはＰ１クロックによってク
ロック動作される。トランザクション制ｇＩＰＬＡの出
力は４個の対応するＣ４レジスタ１６４１を通って、１
６４０上ＴＰＳＴＯ−ＴＰＳＴ３信号としてライン１６
４０に与えられるトランザクション次の状態コードＴＣ
ＮＳＴＯ−ＴＣＮＴＳ３を含む。Ｃ４レジスタは第１の
段階でＢ２とＢ２によってかつ第２の段階でＰｌによっ
てクロック動作される。Ｃ４レジスタ１６４１のリセッ
ト人力はライン１５０８上のＨＲ５Ｔ信号である。
また、ＰＴＣＮＸＴＣ信号はＣ３レジスタを通ってライ
ン１６１９上のＴＣＮＸＴ信号として与えられる。Ｃ３
レジスタ１６４２はＢ２とＢ２によってクロック動作さ
れる１段階レジスタである。
トランザクション制御ＰＬＡ１６１０の出力の残余はＣ
ルジスタ１６４３または１６４４を介してＣＲＡＡＤＲ
ＡＯ−ＣＲＡＡＤＲＡ５アドレスフィールド１６２５か
らＣＲＡＡＤＲＡＯを除いて与えられる。この信号はＣ
２レジスタ１６４５を介して与えられ、これはその最初
の段階でＢ２とＢ２によってクロック動作され、第２の
段階ではＰｌによってクロック動作され、ライン１６３
７上のＦＡＤＯＬＢ信号をリセット入力として受取る。
Ｃルジスタフィールド１６４３およびＣルージスタフイ
ールド１６４４の双方はレジスタの第１の段階において
Ｂ２とＢ２によってかつ第２の段階においてＰｌによっ
てクロック動作される。
ＶＩＵＲＱ信号はライン１６２８上で与えられる。
この信号はその入力としてライン１６２０上でＣＲＶＡ
ＲＱを受取るＣ２ＡＬ、ジスタ１６４６（７）出力で与
えられる。Ｃ２Ａレジスタ１６４６は第１の段階におい
てＢ２クロックによってクロック動作され、第２の段階
においてＰ１クロックによってクロック動作されかつそ
のリセット人力は非アクティブにセットされる。
ライン１６１２上の出力信号ＣＶＲＥＦＲ０１；ｔバッ
ファ１６４７の出力で与えられる。バッファ１６４７の
入力はＮＡＮＤゲート］６４８の出力である。ＮＡＮＤ
ゲート１６４８の入力はライン１６２８上（７）Ｖ　Ｉ
　ＵＲＱ信号とライン１６３６上のＣＲＱＶＲＥＦ信号
とを含む。
ライン１６１３上の出力ＣＶＲＭＷＲＱはバッファ１６
５０の出力でり、えれる。バッファ１６５０の入力はＮ
ＡＮＤゲート１６５１め出力である。
ＮＡＮＤゲート１６５１の人力はライン１６２８上のｖ
ＩＵＲＱ信号とライン１６１２上（７）ＱＶＲＭＷとを
含む。
ライン１６１４上の出力ＣＶＷＲＲＥＱ信号はバッファ
１６５２の出力で与えられる。バッファ１６５２の入力
はＮＡＮＤゲート１６５３の出力である。ＮＡＮＤゲー
ト１６５３の入力はライン１６２８上＋７）Ｖ　Ｉ　Ｕ
ＲＱ信号とライ：／１６３４上のＱＶＷＲ信号とを含む
。
ライン１６１５上の出力ＣＶＩＤＲＥＱ信号はバッファ
１６５４の出力で与えられる。バッファ１６５４０入力
はＮＡＮＤゲート１６５５の出力である。ＮＡＮＤゲー
ト１６５５の人力はライン１６２８上のＶＩＵＲＱＩＨ
号と、ライン１６３３上のＱＶＲＤ信号とを含む。
ライン１６１７上のＣＧＦＷＲＲＱ信号はインへ−夕１
６５６の出力でりえられる。インバータ１６５６の人力
はＮＡＮＤゲート１６５７の出力である。ＮＡＮＤゲー
ト１ｂ５７の人力はライン１６２７上のＦ　Ｉ　ＵＲＱ
信号と、ライン１６３２上のＱ　Ｆ　Ｗ　Ｒｆ、ｊ号と
を含む。
ライン１６１６上の出力ＣＧＦＲＤＲＱ信号は・（ンバ
ータ１６５８の出力で与えられる。インバータ１６５８
の人力はＮＡＮＤゲート］６５９の出力である。ＮＡＮ
Ｄゲート１６　’５　Ｑの人力はう１′ン１６２７上の
Ｆ■ＵＲＱ１５号とを含みかつライン１６６１を介した
インバータ１６６０の出力を含む。イ〉・バーク１６６
０の入力はライン１６３２のＱＦＷＲ信号である。
ライン１６２９のＣＩ’ＬＤＰＴＲ信号と、ライン１６
３０上のＣＢ　Ｌ　Ｓ　ＴＷＤ信号と、ライン１６３１
上のＣＢＬＤＣＯ−ＣＢＬＤＣ２信号はトランザクショ
ンタイプデコーダ１６］１の出力で直接にＩプえられる
。同様に、トランザクションタイプデコーダ１６１１は
ライン１６３９上でＣＢ５０ＴＸ信号と、７　イン１６
　（Ｊ　ｌ　上Ｉ）　Ｓ　ＲＤ　（ｇ　Ｑと、ライン１
６０２上のＤＧＥＬＮ（ｊ号とを１ｊえる。
さらに、トランザクションタ・ｒブデコーダ１６］１は
ライン１６３７土のＦＡＤＯＬＢ信号をインバータ１６
９９に与える。インバータ１６９９の出力はライン１６
１８上のＣＦ　Ａ　ＨＳ　Ｋ　Ｐ信号である。また、デ
コーダ１６１１はＣＲＱＶＲＥＦ１ｇ号をライン１６３
６上で与える。
トランザクションタイプデコーダ１６１１の詐細な説明
は第１９図および第２０図を２１（貧して行なわれる。
第１７図はライン１７１０上でアドレス保持信号ＡＨを
発生し、ライン１７１１上でトランザクションタイプフ
ィールドＴＴＯ−ＴＴ４を選択しそしてライン１７１２
上でＴＴＣＨＤ信号を発生ずる際に用いられる論理を例
示する。
ライン１７１０上のアドレス保持信号はマルチプレクサ
１７１７の出力で与えられる。マルチプレクサ１７１７
の出力はＮＡＮＤゲート１７１８の出力で勺えられる。
ＮＡＮＤゲート１７１８のべ力はＮＡＮＤゲート１７２
０のライン１７］９」−の出力とＮＡＮＤゲート１７２
２のライン１７２１上の出力を含む。ＮＡＮＤゲー１−
１７２０の人力は５ＣＷＩ　　ＡＨビットからのライン
１７０６土の５ＩＡＨ信号とインバータ１７２４のライ
ン１７２３上の出力とを含む。インバータ１７２４の人
力はライン１３３１上のＴＸＯＰＤ信号である。ＮＡＮ
Ｄゲート１７２２の入力は５ＣＷ（１のＡＨビットから
のライン１７０５上の５ＯＡＨ信号とライン１３３１上
のＴＸＯＰＢ信号とを含む。
ＴＴＯ−ＴＴ４　トランザクションタイプフィールドは
トランザクションタイプマルチプレクサＴＴＭＵＸ１７
２５の出力でライン１７１１でＩアえられる。トランザ
クションタイプマルチプレクサは５個の３人力Ｃ５マル
チプレクサからなる。３個の人力は最用の２個の０５ブ
ロツクではライン１７０７上のＴ　Ｓ　ＴＭＯ−Ｔ　Ｓ
　ＴＭ４と、ライン１３０３上のＭ　ＣＴ　Ｔ　Ｏ−Ｍ
ＣＴ　Ｔ　４コードと、ライン１２１１上の５ＣＴＴＯ
−８ＣＴＴ１コードからの対応するビットと、第３の０
５ブロツクにはワイヤリングされたＬＯＷ信号と、Ｓ　
ＣＴＴ人力での第４および第５の０５ブロツクでのワイ
ヤリングされたＨＩＧＨ信号とを含む。Ｃ５ブロックは
各々ＴＳＴＭ（Ｘ）入力を受取るために接続されるＰ２
クロックによってクロック動作されるレジスタを含む。
ライン１７０２上のＭＣ３ＥＬ（Ｈ号と、その入力でラ
イン１３０３上のＭＣ５ＥＬ信号を受取るインバータ１
７２７の出力でのライン１７２６上のその補数とはまた
ＴＴＭＵＸ１７２５の各段階の人力として！ｊえられる
。これらノ１ｘ号はＭＣＴＴ　（Ｘ）（Ａ号かまたはＳ
ＣＴＴ（Ｘ）信号のいずれかを選択するために動作する
。
ライン１７０１上のＷＡＩＴ信号はアクティブＬＯＷに
断定されると選択されたＭＣＴＴかまたは５ＣＴＴコー
ドを無効にするためにＴＴＭＵＸＩ７２５に与えられる
。また、ライン１７２８上のＴＳＴＦＩＤ信号は各段階
に与えられてアクティブＨＩＧＨに断定されるとＴＳＴ
Ｍ（Ｘ）コードを無効にする。Ｃ５ＭＵＸの最後の段階
は１人力での選択されたＭＣＴＴ　（Ｘ）かまたは５Ｃ
ＴＴｃｘ）信号のいずれかと他の入力でレジスタされた
ＴＳＴ〜１　（Ｘ）とを受取る２人力レジスタである。
選択されたＭＣＴＴ（Ｘ）または５ＣＴＴ（Ｘ）はライ
ン１７１５上でのＬＤＴＴＩ信号とインバータ１７２９
の出力でのライン１７１６上のその補数によってクロッ
ク動作される。レジスタされたＴＳＴＭ　（Ｘ）入力は
ライン１７１３上のＬ　Ｄ　Ｔ　Ｔ　２　信号とインバ
ータ１７３０の出力でり、えられるライン１７１４上の
その補数によってクロック動作される。インバータ１７
２９の人力はライン１７１５上のＬＤＴＴＩ信号である
。インバータ１７３０の人力はライン１７１３上のＬＤ
　Ｔ　Ｔ　２　／、ｊ’号である。
ＬＤＴＴＩおよびＬＤＴＴ２信号はそれぞれＡＮＤゲー
１−１７３１および１７３２の出力で与えられるゲート
動作されるクロックである。ＡＮＤゲート１７３１およ
び１７３２の入力はＰ１クロックと、それぞれライン１
７３３と１７３４上の信号を含む。ライン１７３３上の
１ご号はＮＡＮＤゲー）１７３５の出力でＬｊえられる
。ＮＡＮＤゲート１７３５の入力はライン１６１９上の
ＴＣＮＸＴ信号とインバータ１７３６の出力でのＴＣＴ
ＳＴＥＮ信号の補数を含む。インバータ１７３６の人力
はライン１５０９上のＴＣＴＳＴＥＮ信号である。こう
して、ＬＤＴＴ１信号はもしＴＣＴＳＴＥＮ信号がロー
でかつＴＣＮＴＸがハイであるなら、Ｔ１の間ＴＴＭＵ
Ｘ１７２５の出力レジスタをクロック動作するために通
過される。
ライン１７３４上の信号はＮＡＮＤゲート１７３７の出
力で与えられる。ＮＡＮＤゲー１−１７３７の入力はラ
イン１５０９上のＴＣＴＳＴＥＮ（’；；号とライン１
６１９上のＴＣＮＴＸ信号とを含む。
こうして、ＬＤＴＴ２信号はもしＴＣＴＳＴＥＮがハイ
でかつＴＣＮＳＴがハイであるなら、Ｔ１の間ＴＴＭＵ
Ｘ１７２５の出力段階をクロック動作させる。
ライン１７２８上のＴＳＴＦＩＤ信号はインバータ１７
３８の出力で与えられる。インバータ１７３８の入力は
ライン１７３つ上の信号であって、これはレジスタ１７
４０の出力で！７えられる。レジスタ１７４０はＰ２ク
ロックによってクロック動作されかつその人力はＮＯＲ
ゲート１７４２の出力からのライン１７４１上の信号で
ある。Ｎ。
Ｒゲート１７２の人力はレジスタ１７４４の出力からの
ライン１７４３上のｔ＝号と、ライン１７０８上のｗｃ
ｃｗｏ信号とを含む。レジスタ１７４４の人力はＮＡＮ
Ｄゲート１７４６の出力でのライン１７４５上の信号で
ある。ＮＡＮＤゲート１７４６の入力はライン１７３つ
上の１ｄ°号とライン１７３４上の信号とを含む。
ライン１５０８上のＷＡＩＴ信号はＮＡＮＤゲート１７
４９の出力で与えられるライン１７４８上の信号をその
入力として受取るインバータ１７４７の出力で与えられ
る。ＮＡＮＤゲート１９４９の入力はライン１７５　（
１のＦＲＷＹ信号とライン１７５１上のＶＩＤＹ信号と
を含む。ライン１５７０上のＦＲＤＹ信号はＣ６ＤＯＮ
Ｅ／ＲＥＱレジスタ１７５２の出力で与えられる。Ｃ６
レジスタ１７５２のＤＯＮＥ人力はライン１７０３上の
ＦＣＤＯＮＥ信号であって、この入力はレジスタ出力を
ハイにセットする。Ｃ６レジスタ１７５２のＲＥＱ入力
はライン１６２７上のＦＩＵＲＱ信号であって、この人
力はレジスタ出力をローにクリアする。レジスタ１７５
２出力はライン１５０８上のＨＲ５Ｔ信号によってハイ
にセットされる。
ライン１５０上のＶ　ＲＤ　Ｙ　ｒＣｉ号はＣ６レジス
タ１７５３の出力で与えられる。Ｃ６レジスタ１７５３
のＤＯＮＥ人力はライン１５０８上のＶＣＤＯＮＥ信号
であって、この入力はレジスタ出力をハイにセットする
。要求入力はライン１６２８上のＶ　Ｉ　ＵＲＱＣ号で
あって、この人力はレジスタ出力をローにクリアする。
Ｃ６レジスタ１７５３出力はライン１５０８上のＨＲ５
Ｔ信号によって・飄イにセットされる。
ライン１７０２上のＭ　ＣＳ　Ｅ　Ｌ信号はＮＡＮＤゲ
ート１７５４の出力で′テえられる。ＮＡＮＤゲート１
７５４の人力はライン１７５５上の信号とライン１７５
６上の信号とを含む。ライン１７５５圭の信号はＮ　Ｏ
Ｒデー１−１７５７の出力でり、えられ、これはその人
力としてライン１２１１上の５ＣＴＴＯ−ＳＣＴＴ１１
０号を受けとる。ライン１７５６上の１ｄ号はイン〆く
一タ１７５８の出力で与えられる。インバータ１７５８
の人力はＮＡＮＤ’７’−１−１７６０の出力でのライ
ン１７５って与えられる。ＮＡＮＤケート１７６０の人
力はう・「ン１７０４上のＦＣＲＦＲＮ信号とライン１
７６１上の信号とを含む。ライン１７６１上の信号はＰ
２クロックによってクロック動作されるレジスタ１６７
２の出力で与えられる。レジスタ１７６２の入力はリセ
ット可能レジスタ１７６４の出力でり、えられるライン
１７６３の信号である。リセットレジスタ１７６４はＨ
ＲＳ　Ｔ　７３号によってリセットされかつＰ１クロッ
クによってクロック動作される。レジスタ１７６４の入
力はＮＡＮＤゲート１７６６の出力でりえられるライン
１７６５上の信号である。ＮＡＮＤゲート１７６６の人
力はライン１７５９上の信号とＮＡＮＤゲート１７６８
の出力で与えられるライン１７６７上の１．４号とを含
む。ＮＡＮＤゲー１１７６８の人力はライン１７５５上
の信号と、ライン１７０１上の１６号と、ライン１７６
９上の信号とを含む。ライン１７６９上の信号はライン
１６１９上のＴＣＮＸＤ信号をその入力として受取るバ
ッファ１７７０の出力で与えられる。
ライン１７１２のＴＴＣＨＤ信号はレジスタ１７７１の
出力で与えられる。レジスタ１７７１はＰ１クロックに
よってクロック動作されかつその入力としてＮＡＮＤゲ
ート１７７３の出力からライン１７７２の信号を受取る
。ＮＡＮＤゲート１７７３の人力はライン１７０１上の
信号とライン１７６９上の１３号とを含む。
第１８図はライン１８０１上のＣＩＲＦＲＥＥＡ１Ｊ号
とライン１８０２上のその対応するＲ　Ｅ　ＧＦ　ＲＥ
　Ｅ信号とを発生ずるために用いられる論理を例示する
。その人力はう・ｒン１゛う０３上のＭＣＴ　Ｔ　Ｏ−
Ｍ　ＣＴ　Ｔ　４信号と、ライン１７０２上のＭＣ５Ｅ
ＩＪｏ号と、ライン１７０１上のＷＡＩＴＢ１０号と、
ライン１６３８１のＶ　Ｆ　Ｆ　ＲＤＭ信号と、ライン
・１７１３ないし］７１６上のＬＤＴＴｌおよびＬＤＴ
Ｔ２クロックとを含む。
ライン１８０１上のＣＲＩＦＲＥＥＡ信号はインバータ
１８０３上の出力で与えられかつライン１８０２上のＲ
ＥＣ；ＲＥＥ信号はインバータ］８（］４の出力で与え
られる。インバータ１８０３と１８０４の入力はインバ
ータ１８０６の出力でライン１８０５上の信号を含む。
イン・く−夕１８０６の人力はデュアルインプットレジ
スタ１８０８の出力で＋ｊえられるライン１８０７上の
１３号である。レジスタ１８０８の８人力はライン１８
０９」−の高レベル電圧につながれる。八人力はＮＡＮ
Ｄゲート１８１］の出力でのライン１８１０てあ′ｊえ
られる。ＮＡＮＯゲー１−１８１１の入力はその人力と
してライン１７０２上の信号とライン１７０１上のＷＡ
ＩＴ信号とを受取るＮＡＮＤゲート１８１３の出力で与
えられるライン１８１２上の（、−１号を含む。ＮＡＮ
Ｄゲート１８１１の第２の人力はインバータ１８１５の
出力で与えられるライン１８１４上の信号である。イン
バータ１８１５の入力はＮＡＮＤゲート１８１７の出力
で与えられるライン１８１６上の信号である。ＮＡＮＤ
ゲート１８１７の入力はライン１８１８および１８１９
上の信号である。ライン１８１８上の信号ハソノ人力と
り、　テＭ　Ｃ’ｒＴ　Ｏ−ＮＩ　ＣＴ　Ｔ　２を受取
るＮＯＲゲート１８２０の出力である。ライン１８１９
上の信号はその人力としてＭＣＴＴ３およびＭ　ＣＴ　
Ｔ　４を受取るＮＯＲゲート１８２１の出力でりえられ
る。ＮＡＮＤゲート１８１１の第３の人力はライン１６
３８上のＶ　Ｆ　Ｆ　ＲＤ　Ｍ　信号である。
デュアル人力レジスタ］　８０８はその出力としてテス
トモードの間ライン１８０９上のＨＩＧＨ信号を選択す
るように働く。そうでなければ、ＮＡＮＤゲー１−１８
１１の出力はレジスタされかつ出力信号として与えられ
る。
第１９図はおよび第２０図はＴＴデコーダ１６１］のコ
ード化を例示する。第１９図では、デコーダ１９１０は
ライン１７１１上のＴＴＯ−ＴＴ４ｔａ号を入力として
受取るように示される。デコーダはデコーダ１９１０の
出力ライン上に示される′ｒ　Ｔ　Ｏ−Ｔ　Ｔ　４の値
に対応して出力で示される信号を発生する。Ｘは「気に
しない」状態を示す。
これらの信号は第１９図および第２０図に示されるよう
に出力信号の論理と発生を通して分配される。以ドの表
はトランザクションタイプのシンボルと対応するコード
をリストアツブする。
］　０１１Ｘ ０１０Ｘ １１１、００ ＧＬＥＯＬＮ　　または ＥＯＬＮ ＲＤ ＦＲＤ ＦＦＲＤＭ ＴＸＲＤ ＧＬＳＵＰ　　または　ＤＳＵＰ ＦＬＤ ＦＦＲＤＭ ＦＲＤ ＴＸＲＤ Ｖ　Ｆ　Ｌ　Ｄ ＤＩＳＰ ＤＩＳＰ ＲＦＨ ＴＴコード　　トランザクションタイプのシンボル名 ０１１ＸＯＦＦＲＤＭ　　まｔ：は　ＶＦＲＤＭライン
１９３９上のＣＢ５０ＴＸ信号と、ライン１６２９上の
ＣＰＬＤＰＴＲ信号と、ライン１６３１上のＣＢＬＤＣ
Ｄ−ＣＢＬＤＣ２信号はまたＣｌレジスタ１９１１−Ｉ
Ｑ１５の出力で与えられる。これらのレジスタは第１の
段階においてライン１９１６と１９１７上のゲート動作
されたＰ２クロックとその補数とによってクロック動作
される。ライン１９１７上の信号はインパーク１９１８
の出力で与えられ、その入力はライン１９１６上の信号
である。ライン１９１６上の信号はその入力としてＰ２
クロックとライン１９２０上の信号とを受取るＡＮＤゲ
ート１９１９の出力で与えられる。ライン１９２０上の
信号はＰＸＩクロックによってクロック動作されるレジ
スタ１９２１の出力で１）えられる。レジスタ１９２１
の人力はＰ２クロックによってクロック動作されるレジ
スタ１９２２の出力である。レジスタ１９２２の人力は
ライン１７１２土のＴＴＣＨＤ信号である。Ｃルジスタ
１９１１−１９１５の第２の段階はＰｌによってクロッ
ク動作される。
Ｃｌレジスタ１９１１の人力はライン１４０９上のＴ　
Ｘ　Ｅ　Ｎ　（Ｈ号である。レジスタ１９１２の人力は
ライン１９２３上の１１０１１デコ一ド信号である。
Ｃｌレジスタ１９１３の入力はＮＡＮＤゲート１９２５
の出力でのライン１９２４上の信号である。ＮＡＮＤゲ
ート１９２５の人力はその入力として１１０１１デコー
ドを受取るインバータ１９２７の出力でり、えられる、
ライン１９２６上の信号を含む。ＮＡＮＤゲート１９２
５の第２の人力はＮＯＲゲート１９２９の出力でりえら
れるライン１９２８の（３号である。ＮＯＲゲート１９
２９の人力はデコードら号００１０１およびデコード信
号１０１０Ｘとを含む。ＮＡＮＤゲー１−１９２５の第
３の人力はその入力として０００１１デコードと０１１
００デコードとを受取るＮＯＲゲート１９３１の出力で
与えられるライン１９３０上の信号である。
Ｃｌレジスタ１９１４の入力での信号はＮＡＮＤゲート
１９３３の出力でのライン１９３２上で与えられる。Ｎ
ＡＮＤゲート１９３３の入力はライン１９３０上の信号
と、ＮＯＲゲー）１９３５の出力で与えられるライン１
９３４上の信号と、ＮＯＲゲート１９３７の出力で′７
えられるライン１９３５上の信号と、ＮＯＲゲー）１９
３９の出力てりえられるライン１９３８上のは号とを含
む。
ＮＯＲゲー１−１９３５の人力は１０１１　Ｘデコード
と０１１１１デコードとを含む。Ｎ　ＯＲゲート１９３
７の人カバ１　（Ｊ　］　ＯＸデコードと、０１［）０
　（，１デコードと、１１１００デコードとを含む。
ＮＯＲゲー１−　Ｉ　Ｑ　３　つの入力は０１１１０デ
コートと０００１０デコードとを含む。
Ｃ］レジスタ１９１５の人力はＮＡＮＤゲート１９４１
の出力で与えられるライン１９４０上の１．１号である
。ＮＡＮＤゲー１−１９４１の人力はライン１９３０上
の信号と、ライン１９２８上の１：号と、う・Ｃン１９
４２上の信号とを含む。ライン１ｑ４２上の信号はその
入力として１１０１　（１０デコードを受取るイン・（
−タ１９４３の出力てり、えられる。
ライン１６　’３８上のＶＦＦＲＤＭ信号はＣ３レジス
タ１９４４の出力で′テえられる。Ｃ３レジスタはライ
ン１９４５上で１ｊ−えられるゲート動作されたＰ２ク
ロックドライン１６４６上てりえられるその補数によっ
てクロック動作される。ライン１９４６」二の１，３号
はラインＩ　Ｑ　４５上の信号をその人力として受取る
インバータ１９４７の出力でｊ、ｔえられる。ライン１
９４５の信号はその人力としてＰ２クロックドライン１
７］２上のＴ　Ｔ　ＣＨＤＩＯ号を受取るＡＮＤゲー１
−１０４８の出力で与えられる。Ｃ３レジスタの人力は
インバータ１９５０の出力で与えられるライン１９４９
の１５号である。インバータ１９５０の入力は０１１Ｘ
Ｏデコードである。
ライン１６３２上のＱＦＷＲ信号と、ライン１６３３上
のＱＶＲＤ／ご号と、ライン】６３４上のＱＶＷＲ信号
と、ライン１６３５上のＱＶＲＭＷ信号と、ライン１６
３６上のＣＲＱ　Ｖ　ＲＥ　Ｆ信号とはすべてライン１
９４５上のゲート動作されたＰ２クロックによって第１
の段階とＰ１クロックによって第２の段階においてクロ
ック動作されるＣルジスタ１９５１−１９５５の出力で
与えられる。レジスタ１９５１の人力はインバータ１９
５７の出力でりえられるライン１９５６上の信号である
。インバータ１０５７の人力はＮＯＲゲー１−１９５９
の出力でｌ−Ｊえられるライン】９５８上の信号である
。ＮＯＲゲートＩ　Ｑ　５　’）の人力はう４　ンＩ　
Ｑ　６０上の０１１０デコードと、インバータ１９６２
の出力で与えられるライン１９６１上の信号を含む。・
ｆンバータ１９６２の入力はレジスタ１９６４の出力で
Ｌｐえられるライン１９６３上の信号である。レジスタ
１９６４はＰ１クロックによってクロック動作され、か
つその人力としてライン１５１０上のＣＦＯＲＰＲＤ信
号を受取る。
Ｃルジスタ１９５２の人力はＮＡＮＤゲート１９６６の
出力で与えられるライン１９６５上の信号である。ＮＡ
ＮＤゲート１９６６の人力はＮＯＲゲート１９６８か出
力からのライン１９６７の信号と、インバータ１９７０
の出力で勺えられるライン１９６９上の１゜号と、ＮＡ
ＮＤゲートの出力でりえられるライン１９７１上の信号
とを含む。ＮＯＲケ−１−１９６８の人力は００１　（
’）　０デコードと０１１１０デコードとを含む。イン
バータ１９７０の人力は０００１　（１デコートである
。
ＮＡＮＤゲー１−　Ｉ　Ｑ　７２の人力は１１０１１デ
コードとライン１２０５のＭ　Ｐ　ＣＩ、ｊ号である。
Ｃルジスタ１９５３の人力は０１１１１デコードである
。
Ｃルジスタ１９５４の入力はＮＡＮＤゲート１９７４の
出力で与えられるライン１９７３上の信号である。ＮＡ
ＮＤゲー１−１９７４の入力はＮＡＮＤゲート１９７６
の出力でのライン１９７５上の信号と、インバータ１９
７８の出力でのライン１９７７上の信号と、ＮＯＲケー
ト１９７９の出力でＬｙえられるライン１９０１上の信
号とを含む。ＮＡＮＤゲート１９７６の人力は１１０１
１デコードと、インバータ１９８１の出力で′ｊえられ
るライン１９８０上の信号とを含む。インバータ１９８
１の人力はライン１２０５のｈｉ　Ｐ　Ｃ（，４号であ
る。インバータ１９７８の人力は１０１１Ｘデコードで
ある。ＮＯＲゲー１−　Ｉ　Ｑ　７　Ｃ）の人力は０１
０００デコードと、１１１００デコードとである。
ライン］９０１の信号はＴＮ信号と呼ばれかつ第２０図
の入力としてυえられる。
Ｃルジスタ１９５５の入力は１．１１０００デコードで
ある。
第２０口はトランザクションタイプデコーダ１６１１の
ための付加の出力信号を例示する。
ライン１６０２上のＤＧＥＬＮ信号はレジスタ２００３
の出力でのライン２００２上の信号をその人力として受
取るレジスタ２υ０１の出力で与えられる。レジスタ２
０（Ｊ３の人力はインバータ２００５の出力でのライン
２００４上の信号である。インバータ２００５の人力は
ＮＯＲゲート２００７の出力でのライン２００６上の信
号である。
ＮＯＲゲー１−２００７の人力は１０１１Ｘデコードと
１０１０Ｘデコードとである。レジスタ２００３はＰ２
クロックによってクロック動作されかつレジスタ２００
１はＰ１クロックによってクロック動作される。
ライン１６０１上のＳＲＤ信号はその人力としてレジス
タ２．（１１０，の出力で与えられるライン２００９上
の信号を受取るレジスタ２００８の出力で与えられる。
レジスタ２０１０の入力は１１０１１デコードである。
レジスタ２０１０はＰ２クロックによってクロック動作
されかつレジスタ２００８はＰ１クロツタによってタロ
ツク動作される。
ライン１６３７上のＦＡＤＯＬＢ信号はＣルジスタ２０
１１の出力でＩアえられる。Ｃルジスタ２０１１の第１
の段階はＰ２クロックとインバータ２０１２を介したそ
の補数とによってクロック動作される。Ｃルジスタ２０
１１の第２の段階はＰ１クロックによってクロック動作
される。
Ｃルジスタ２０１１の人力はＮＡＮＤゲート２０１３の
出力でのライン２０１２上の信号である。
ＮＡＮＤゲー１−２０１３の人力は１１００デコードと
、ライン１７１２上のＤ　Ｔ　ＣＨＤ　（：号と、ライ
ン１４１３上のＦ　Ｓ　Ｋ　Ｅ　１信号と、レジスタ２
０１５の出力で与えられるライン２０１４上の信号とを
含む。レジスタ２０１５はＡＮＤゲート２０１７の出力
でのライン２０１６上のゲート動作されるＰ１クロック
によってクロック動作される。
ＡＮＤゲート２０１７の人力はＰ１クロックとレジスタ
２０１９の出力でのライン２０１８上の信号とを含む。
レジスタ２０１９はＰ２クロックによってクロック動作
されかつその人力としてＮＡＮＤゲー１−２０２１の出
力でライン２０２０上の信号を受取る。ＮＡＮＤゲート
２０２１はライン１６０６上のＦ　Ｇ　ＣＴ　Ｌ　Ｏ−
Ｆ　Ｇ　ＣＴ　Ｌ　１　（ｃ３号をその人力として受取
る。
レジスタ２０１５の人力はライン１２３上のＲＣＣＡＲ
ＲＹＥ信号である。
ライン１６３０上のＣＢ　Ｌ　Ｓ　ＴＷＤ信号はＣルジ
スタ２０２２の出力で与えられる。Ｃルジスタ２０２２
はその第２の段階においてＰ］ツクックでそしてそれぞ
れライン２０２３および２０２４を通るゲート動作され
るＰ２クロックとその補数によってタロツク動作される
。
Ｃルジスタ２０２２の人力はインバータ２０２６の出力
でのライン２０２５上で′テえられる。
インバータ２０２６の入力はＮＡＮＤゲート２０２８の
出力で与えられるライン２０２７の信号である。ＮＡＮ
Ｄゲー１−２０２８の人力はライン１４２３上のＲＣＺ
ＥＲＯ信号とインバータ２０３０の出力で与えられるラ
イン２０２９の信号とを含む。インバータ２０３０の人
力は第１９図で示されるように発生されるライン１９０
１からのＴＮ信号である。
ライン２０２３上のゲート動作されたＰ２クロックはＡ
ＮＤゲート２０３１の出力で与えられる。
ＡＮＤゲート２０３１の人力はＰ２クロックとＮＡＮＤ
ゲー１−２０３３の出力で与えられるライン２０３２の
信号とを含む。ＮＡＮＤゲート２０３３の第１の入力は
インバータ２０３５の出力で！ｊ。
えられるライン２０３４上の信号である。インバータ２
０３５の入力は１０１０Ｘデコードである。
ＮＡＮＤゲート２０３Ｂの第２の入力はＮＯＲゲート２
０３７の出力で１７．えられるライン２０３６の信号で
ある。Ｎ　ＯＲゲート２０３７の人力はＡＮＤゲート２
０３９の出力でのライン２０３８上のｆ３号とレジスタ
２０４１の出力で与えられるライン２０４０の１５号と
を含む。ＡＮＤゲート２０３００Å力はライン１ｂ２１
土のＣＢＱＬＤＧＤ信号とライン２０４３上のレジスタ
２０４２の出力を含む。レジスタ２０４２の人力はレジ
スタ２０４５の出力で与えられるライン２０４４上のｆ
０゛号である。レジスタ２０４５の人力は１ｉ１１１Ｘ
デコードである。レジスタ２　（１４５はＰ２クロック
によってクロック動作されかつレジスタ２０４２はＰ１
クロック１こよ一ンてクロック−動作される。
レジスタ２（１４１の人力はレジスタ２０４７の出力て
のライン２０４６上でＪ］えられる。レジスタ２０４７
の人力はインバータ２０４９の出力でＪえられるライン
２０４８上の信号である。レジスタ２０４７はＰ２クロ
ックによってクロック動作されかつレジスタ２０４１は
Ｐ１クロックによってクロック動作される。
インバータ２０４９の人力はＮＡＮＤゲート２０５１の
出力で与えられるライン２０５０の信号である。ＮＡＮ
Ｄゲート２０５１の入力はライン２０２　ｃ）上のｔａ
号と、インバータ２０５　’３の出力で！ｊえられるラ
イン２０５２の信号と、ライン１６０６からのＦＧＣＴ
ＬＯｒ□号とを含む。インバータ２０５３の人力はＦ　
ｃ　ＣＴ　Ｌ　ｌ　ｔａ号である。
トランザクション制御状態機械はＰＬＡとトランザクシ
ョンタイプデコーダとを含む。トランザクションタイプ
デコーダは基本的に実行されるべきフォントまたはビデ
オインターフェイスへのアクセスのタイプを決定し、そ
の一方てＰＬＡはスキャン制御およびモード制御フロー
図に関して上で論じられたように状態機械として動作す
るために出力レジスタとともに協働する。「ＲＰＣトラ
ンザクシコン制諌ＰＬＡソースコード」と題される表に
述べられた「ソースコード」は表の中で識別される動イ
１のためのトランザクシコン制御ＰＬＡ状態機械によっ
て発生される人力および出力の部用な説明である。この
表の目的では、その人力はＴＣｒ’５Ｔ１６４０と、Ｔ
Ｔ１７１１と、ＡＨ１７１０とを含む。出力は以下のと
おりに略される。すなわち、ＴＣＮＳＴ１６４０．ＴＣ
ＮＸＴｌ　６１９、　５ＡＣＫ　１６０４．ＭＡＣＫ　
１６０５ＢＡＤＲ１６２６，ＡＡＤＲ１６２５，ＷＲＥ
Ｎ１６２４、　　ＬＢＹＴＥ１６２３　　　ＢＳＨＥＮ
１６０３、ＡＬＵＯＰ１６２２．　　ＦＧＣＴＬ１６０
６゜ＶＡＲＱ１６２０．ＱＬＤＣ；Ｄ１６２１　　およ
びＦＩＵＲＱ１６２７である。これらの（３号の６々は
々・Ｉ応する）照番号で第１６図に示されている。
これらの制１３１１ｔ＝号の機能はトランザクションタ
イプ信号がスキャン制御およびモード制御状態フローに
おいて説明されたように断定される状況において最もよ
く理解される。この表は厳密な丈現化例に興味のある人
のための詳細な動作を述べてい乙。
（ＹＡ′７：冷１０ ６．５　　制御レジスタファイル 第２１図は制御レジスタファイルのし・ｆアウトを示す
（２）表である。このレジスタファイルは多数の制御パ
ラメータおよびアドレスパラメータを：己恒、するとと
もに中央制御動作に必要なレジスタスペースを確保する
。所々のパラメータは表に記載しであるとおりである。
制御レジスタフィルの語の割り当て ＶＯＡＲ（Ｌ）２１０２−ＬＯＷ１６ビツトのビデオ出
力アドレスで、アセンブリメ モリ内のビデオバンドバッファにアク セスしてスキャナインターフェイスに 読出し、出力データをスキャナに１共給するために用い
る。
ＶＯＡＲ＜Ｈ）２１０２−ＨＩＧＨ８ビットのビデオ出
力アドレス。このレジスタの 左側８ビツトはＯを記憶している読出 専用メモリセルである。
ＲＦＮＲ（Ｌ）２１０３−集合データにおいて１擬態ア
ドレスから実アドレスへ翻訳する際に用いる括弗レジス
タのＬＯＷ１ ６ビツト。
ＶＸＳＲ２１０４−印刷されているページの１行ごとの
語数を示す１２ビツトの変数。
ＣＣＷにおけるＰＸＳＲの藺は画素の 数を指定する。
ＲＦＮＲ（Ｉ（）　２１０５−基■レジスタのＨＩＧＨ
８ビット。このレジスタの左側８ 個のメモリセルは０を記憶している読 出専用である。
ＶＢＢＲ（Ｌ）２１０６ＣＣＷからＬ）えられたＶＢＢ
ＲのＬＯＷ１６ビツトのコピー ＶＢＢＲ（Ｈ）２１０７−ＶＢＢＲ（７）ＨＩＧＨ８ビ
ット。
ＲＲＡＲ２１０８−リフレッシュアドレスを指定する変
数を記憶するためのリフレッ シュアドレスレジスタ。これは１０ビ ツトの１直である。
５ＣＡＲＯ（Ｌ）２１０９−３ＣＷＯからりえられる電
源電流の処理レジスタで、Ｌ ０Ｗ１６ビツトである。
Ｓ　ＩＷＲＯ（Ｈ）２１１１−５ＣＷＯからり、えられ
るＳ　ＣＡＲ値のＨＩＧＨ８ビット。
５ＨＩＲＯ２１１２−５ＣＷＯからりえられるソースイ
メージの高さを表わす１２ビ ツト値。
５ＣＡＲＩ　　（Ｌ）２１１３−３ＣＷＩから１！（給
される５ＣＡＲ値のコピーで、ＬＯＷ １６ビツト。
５ＩＷＲＩ　　２１１４−３ＣＷＩからＩＲ給されるソ
ースイメージの幅を表わす８ビツ ト値。
５ＣＡＲＩ　（Ｈ）２１１５−ＳＣＷＩから供給される
５ＣＡＲ値のＨＩＧＨ８ビット。
ＴＳＩＷＲＯ２１１６−３ＣＷＯから１」（給される仮
ソースイメージの幅を示すビッ ト値を記憶するためのレジスタ。
ＮＸ５ＬＲ２１１７−アセンブリメモリに書込むための
次のスキャンラインの始まり を算出するための１６ビツトの変数。
ＴＳＩＷＲＩ　　２１１８−３ＣＷＩから供給されるソ
ースイメージの幅を表わすと１ １・１直のコピーを記憶するための仮レジスタ。
表において、Ｘで示されたフィールドは読出専用メモリ
で、ＡＬＵのＡポートに読出されたときは１を出力し、
ＡＬＵのＢポートに読出されたときは０を出力する。レ
ジスタファイル７６内のすべてのレジスタはトランザク
ション状態制御装置に応答して書込むことができる。さ
らに、ｖＸＳＲ２１０４，ＶＢＢＲ（Ｌ）２１０６．Ｖ
ＢＢＲ（Ｈ）２１０７，５ＣＡＲＯ（Ｌ）２１０９．Ｓ
ＩｗＲｏ　　２１１０，５ＣＡＲＯ（Ｈ）２１１１゜５
ＨＩＲＯ２１１２，５ＣＡＲＩ　（Ｌ）２１１３．５Ｉ
ＷＲＩ　　２１１４および５ＣＡＲ１（Ｈ）２］１５は
ＣＰＵインターフェイスを通じてアクセスすることがで
きる。
６．６　　カラーコンビネーション／バレルシフタブロ
ック−第３０図および第３１図 第３０図および第３１図はＲＰＣＩＯにおけるカラーコ
ンビネーションおよびバレルシフタブロック７１の構成
を示すブロック図である。゛第３０図はＦＧＢバス６４
およびＶＧＢバス６０から出て再びＶＧＢバスに戻るデ
ータ伝送路を示している。
ＶＧＢバスのデータはｌ０ＲＥＧレジスタ３００１また
はＴＸＲＥＧレジスタ３００２に入力としてＯＬ給され
る。ｌ０ＲＥＧレジスタ３００１およびＴＸＲＥＧレジ
スタ３００２にはＦＧＢバスからもデータが（ｊ％給さ
れる。Ｉ　０ＲＥＧレジスタ３００１はＣＰＵアドレス
０００およびバレルシフタ７１の入力におけるデータを
一時的に保持するためのデータ保持レジスタである。デ
ータの伝送中には、フォントデータがｌ０ＲＥＧレジス
タ３００１に人力される。グラフィック人力モードおよ
びフォント人力モード中には、ｌ０ＲＥＧレジスタ３０
０１はビデオメモリに伝送中のデータを保持する。フォ
ント読出モードにおいては、■０ＲＥＣ；レジスタはビ
デオメモリまたはフォントメモリから読出されるデータ
を一時的に保持するだめのデータ保持レジスタとして用
いられる。ＰＸＲＥＧレジスタ３００２はテクスチャー
送り出し中にはテクスチャーデータを保持するために用
いられる。
１０ＲＥＧレジスタ３００１の出力はライン３００３を
通じてプレシフト論理３００４の一方の人力に供給され
る。ＴＸＲＥＧレジスタ３００２の出力はライン３００
５を通じてプレシフト論理３００４の他方の入力に供給
される。プレシフト論理の動作は第３１図を参照して後
に説明する。
プレシフト論理３００４の出力は１６ビツトワードで、
ライン３００６を通じてバレルシフタ３００７の人力に
供給される。バレルシフタ３００７はライン３００８を
通じてオフセットレジスタ３００９の出力に供給される
４ビツトのオフセラＩ・値によって制御される。オフセ
ットレジスタ３００９の入力はＦＧＢバス６４を通じて
供給される。
ＤＣＷ　（０）の入出力書込中、オフセットレジスタは
行先アドレスＤＣＡＲの４ビツトのＬＳＢを入力される
。
バレルシフタ３００７は０オフセット信号で動作し、そ
の入力端のビット１５−Ｏを出力ライン３０−１５にＩ
Ｊ（給する。１５ビツトのオフセットでは、ビット１５
−０がバレルシフタを通じて直接出力ビット１５−０に
供給される。バレルシフタの動作により、左側出力ライ
ン３０１０には出力３０−１６が供給され、中央出力ラ
イン３０１１には出力ビット１５が供給され、右側出力
ライン３０１２には出力ビット１４−０が供給される。
出力ライン３０１０．３０１１および３０１２に現われ
るバレルシフタの出力はこれらの出力ラインに描いた小
さな丸で示すように、バレルシフタの出力側において反
転される。
右側出力ライン３０１２上の出力は、Ｂ２レジスタ３０
１３およびＣ２レジスタ３０１４に入力される。Ｂ２レ
ジスタ３０１３およびＣ２レジスタ３０１４の出力は、
それぞれライン３０１５および３０１６を通じてＭＵＸ
マルチプレクサ３０１７にＡ出力およびＢ出力として供
給される。ＭＵＸ３マルチプレクサ３０１７はライン３
０１８の信号Ｅ　Ｎ　Ｍ　３　Ａ　−、Ｂに応じて制御
される。ｌ０ＲＥＧレジスタ３００１にデータが入力さ
れ、Ｂルジスタが入力された後、Ｂ２レジスタにはライ
ン３０１２を通じてバレルシフタの右側出力が人力され
る。ＴＸＲＥＧレジスタ３００２にデータか人力され、
Ｃレジスタがロードされた後、Ｃ２レジスタにはライン
３０１２を通じて右側出力が人力される。
ＭＵＸ３マルチプレクサ３０１７の出力は、ライン３０
１９を通じてＯＲアレイ３０２０の一方の人力に（ｊ％
給される。ＯＲアレイ３０２０の他方の人力には、バレ
ルシフタからライン３０１０を通じて左側出力ビット３
０−１６が人力される。
ライン３０１０の１５ビットとライン３０１９の１５ビ
ツトの論理和がライン３０２１に１５ビツトの出力とし
て現われ、これがＢルジスタ３０２２およびＣルジスタ
３０２３の入力として１％給される。さらに、ライン３
０１２の中央１５ビツト出力は右側ビットとして、Ｂル
ジスタ３０２２およびＣルジスタ３０２３に送られる。
■０ＲＥＧレジスタにデータが人力された後、Ｂルジス
タ３０２２にはバレルシフタの出力が人力される。また
ＴＸＲＥＧレジスタにデータが入力されてから、Ｃルジ
スタ３０２３にはバレルシフタの出力が人力される。
Ｂルジスタの出力はライン３０２４を通じてＧＲＤルジ
スタ３０２５に供給される１６ビツトの人力である。Ｃ
ルジスタの出力はライン３０２６に現われる１６ビツト
信号で、それが反転されてＧＲＤ２レジスタ３０２７に
入力として供給される。
ＧＲＤルジスタはＢルジスタ３０２２におけるシフトデ
ータの保護レジスタであり、ＧＲＤ２レジスタ３０２７
はＣルジスタ３０２３に記憶されているシフトデータの
保護レジスタである。
ライン３０１０および３０１１に現われるバレルシフタ
の出力は、ＭＡＳＫレジスタ３０２８に人力として供給
される。ＭＡＳＫレジスタ３０２８は１６ビツトの出力
信号をライン３０２９を通じてＭＵＸ２マルチプレクサ
３０３０のＢ入力として供給する。ＭＵＸ２マルチプレ
クサ３０３０の八人力はライン３０３１を通じて１１（
給されるインバータアレイ３０３２の出力である。イン
バータアレイ３０３２の人力はライン３０２９に現われ
るＭＡＳＫレジスタ３０２８の出力である。ＭＵＸ２マ
ルチプレクサ３０３０のＣ入力はすべて１であり、その
Ｄ入力はすべて０である。ＭＵＸ２マルチプレクサ３０
３０はライン３０３３を通じて供給されるに号Ｅ　Ｎ　
Ｍ　２　Ａ　−Ｄによって制御される。
ＧＲＤＩレジスタの出力は反転されてライン３０３４を
通じてマルチプレクサＭＵＸ４　３０３５およびＭＵＸ
５　３０３６の八人力として供給される。マルチプレク
サＭＵＸ　　３０３５のＢ入力はすべて１である。ＧＲ
Ｄ２レジスタ３０２７の出力はライン３０３７を通じて
マルチプレクサＭＵＸ５　３０３６の８人力に供給され
、そのＣ人力はすべて１である。またマルチプレクサＭ
ＵＸ　５　３０３６はライン３０３８から供給されるｔ
ｉ号ＥＮＭ５Ａ−Ｃによって制御される。他方、マルチ
プレクサＭＵＸ４　３０３５はライン３０３９から送ら
れる信号ＥＮＭ４Ａ−Ｂによって制御される。
マルチプレクサＭＵＸ４　３０Ｂ５およびＭＵＸ２３０
３０の出力はＡＮＤアレイ３０４０の２つの人力として
供給される。ＡＮＤアレイ３０４０の第３の入力はライ
ン６０上のＶＧＢバスであるＡＮＤアレイ３０４０は入
力として供給される複数の１６ビツト信号を組合わせて
１つの１６ビツト出力をライン３０４１に供給する。
マルチプレクサＭ　Ｕ　Ｘ　５の出力は反転された上で
、ライン３０４２を通じてＯＲアイレ３０４３の一方の
入力に１ノ（給される。ＯＲアレイ３０４３の他方の入
力はライン３０４１を介して入力される１６ビツト信号
である。ＯＲアレイ３０４３の出力はライン３０４４を
通じてビデオラッチ３０４５に送られる。またビデオラ
ッチ３０４５の出力はＶＧＢバス６０に向けて送り出さ
れる。
ＭＡＳＫレジスタは整合マスクを保持し、この整合マス
クはグラフィック人力および出力モード中にライン始端
および終端においてどのビットが修正されるべきかを指
示する。なおこの整合マスクは不透明読出／修正／書込
動作中においてのみ利用される。
オフセットが生じていない場合には、データはバレルシ
フタ３００７の出力から直接ライン３０１０および３０
１１を介してＢルジスタ３０２２またはＣルジスタ３０
２３に転送される。そこからさらにレジスタＧＲＤＩ　
　３０２５およびＧＲＤ２　３０２７を経てビデオラッ
チ３０４５に送り出される。オフセットが生じている場
合には、残りのデータがレジスタＢ２　３０１３および
Ｃ２３０１４にラッチされる。この残余データはバレル
シフタの出力からライン３０１０および３０１１を通じ
て供給されるデータとＯＲアレイ３０２０において組合
わされる。組合わせされたデータはレジスタＢ１および
Ｃ１にラッチされる。
第３１図にはプレシフト論理の構成が示しである。図に
示すように、ｌ０ＲＥＧレジスタの出力はライン３００
３に供給され、ＴＸＲＥＧの出力はライン３００５に供
給される。ライン３００３上の１６ビツトシ信号はＮＡ
ＮＤアレイ３１ｏ１の一方の入力に供給される。ＮＡＮ
Ｄアレイ３１０１の他方の入力はライン３１０２に現わ
れる信号で、ＯＲアレイ３１０３の入力に供給される。
ＯＲアレイ３１０３の入力はライン３００５を通じて供
給される１６ビツト信号およびライン３１０４を通じて
供給されるＥＮＴＸ”信号である。
ライン３１０４に硯われるＥＸＴＸ＊信号は５ＣＷＯか
ら供給されるＴＸビット信号の反転されたものである。
したがって、５ＣＷＯにおけるＴＸビット信号が１であ
るときにのみＯＲアレイ３１０３の出力はライン３００
５に信号を送り出す。
ＮＡＮＤアレイ３１０１の出力はライン３１０５を通じ
てマルチプレクサＭＵＸ６　３１０６のＢ入力に供給さ
れる。マルチプレクサＭＵＸ６３１０６のＡ入力はすべ
て０である。
ライン３００５上の信号はマルチプレクサＭＵＸＩ　　
３１０７のＢ入力にも供給される。マルチプレクサＭＵ
ＸＩ　　３１０７のＡ入力はライン３１０８を通じてイ
ンバータアレイ３１０９の出力側に供給される。インバ
ータアレイ３１０９の人力はライン３００５に現われる
信号である。マルチプレクサＭＵＸ　　３１０７のＣ入
力はすべて１である。
マルチプレクサＭＵＸＩ　　３１０７の出力はライン３
１１０を通じてＡＮＤアレイ３１１１の一方の入力に供
給される。ＡＮＤアレイ３１１１の他方の入力はｌ０Ｒ
ＥＧレジスタの出力からライン３００３を通じて供給さ
れる信号である。ＡＮＤアレイ３０１１の第３の入力は
ライン３１１２を通じて供給されるＺＥＲＥＮ亭信号で
ある。ＡＮＤアレイ３１１１の出力はＮＯＲアレイ３１
１３の一方の入力に供給される。ＮＯＲアレイ３１１３
の他方の入力はライン３１１４を通じて供給されるマル
チプレクサＭＵＸ６　３１０６の出力である。ＮＯＲア
レイ３１１３の第３の入力には、ライン３１１５を通じ
てＥＮＭＳＫ信号が供給される。ＥＮＭＳＫ信号はバレ
ルシフタのリセット時にバレルシフタにＯ信号を送り込
んで整合マスクを発生させるために利用される。
「バレルシフタＭＵＸ１ｒｌｌｉ、ＩＩＩＪと題する表
にはＢＣＷから供給される半透明ビットＯＱ、ＢＣＷか
ら１１（給されるカラーフラグビットＣＬおよび５ＣＷ
Ｏから供給されるテクスチャービットＴＸによって指示
されるカラーコンビネーションを行なうための制御＠ｌ
］二程が示しである。また選択されるマルチプレクサチ
ャネルは「ラインの部位」欄に示しであるように最初の
語および最後の語において修正される。最後に、レジス
タに対して行なわれる読出しの種類によって「読出しモ
ードの種類」欄に示すように、選択されるマルチプレク
サのチャンネルが影響を受ける。
「選択されたマルチプレクサチャンネル」と題する欄に
はマルチプレクサＭＵＸＩ、ＭＵＸ２、ＭＵＸ４、ＭＵ
Ｘ５およびＭＵＸ６のチャンネルが示しである。マルチ
プレクサＭＵＸ３はレジスタＣＩまたはＣ２に人力１ｉ
号が加えられているときにＢ入力を選択するように動作
する。それ以外の時点では、ライン３０１８を通じて供
給される信号ＥＮＭ３Ａ−Ｂに応答してＡ入力か選択さ
れる。ｒＺＥＲＥＮ”Ｊ欄はＺＥＲＥＮ車信号の確認状
態が示される。［動作結果Ｊ　＆］は動作の結果として
示される論理式を示している。この論理式においては、
ｒＢＪはＶＧＢバス６０を通じて１ｆｔ給される背景デ
ータを示している。またｒＦＪはフォントデータを、［
Ｆ」は反転フォントデータを示している。ｒＴＪはテク
スチャーデータ、ｒＴＪは反転テクスチャーデータ、さ
らに、「Ｍ」はマスクレジスタ３０２８の出力、「１」
は反転マスクデータを示している。
（以下余白） バレルシフタによるマルチプレクサの制御表中央制御ユ
ニット５５の発生するインターフェイス信号はバレルシ
フタ／カラーコンビネーション論理に供給されるが、こ
のインターフェイス（−号は入力許可信号と呼ばれるＣ
ＢＱＬＤＧＤＡ信号が含まれており、この信号はガード
レジスタＣＲＤＩおよびＧＲＤ２への入力を許可する働
きをする。また、人力制御信号と称されるＣＢＬＤＣ（
２：　０）はバレルシフタの動作を指定する３ビツトの
制御フィールドを発生させる。この３ビツトの制御フィ
ールドによって指定される動作モードは次のとおりであ
る。
ＯＯＯ動作停止 ００１　　　ビデオラッチの解除を指定する符号。
この符号はＭＰＣビットが確認されな いときに用いられ、ビデオメモリがプ リンタインターフェイスに向けてスキ ャンされた後このビデオメモリに０を 書込んでビデオラッチを解除するため に用いられる。
０１０　　この符号はグラフィックの人力あるいは送出
しのためにビデオインターフ ェイスユニットが読出／修正／書込動 作を行なっているときに確認される。
ｒＯＲＥＧレジスタはＦＧＰバスから 入力され、バレルシフタの出力はＢ１ およびＢ２に入力される。ビデオバッ ファから読出されたデータはＶＧＢに １３（給されて修正を受ける。修正されたデータはビデ
オラッチ３０４５からＶ ＧＢに送り返される。
この符号はフォント読出時に確認され る。フォントインターフェイスユニッ トから読出許可信号が送り出されると １０ＲＥＧレジスタはＦＧＢバスから 入力を受ける。読出許可信号が送り出 された後、バレルシフタはレジスタＢ １およびＢ２にシフトされる。
この符号はビデオインターフェイスユ ニットがテクスチャー読出しを行なっ ているときに確認される。ビデオイン ター７シイスユニツトから読出許可信 号が送り出されると、ＴＸＲＥＧレジ スタはＶＧＢバスから入力を受ける。
読出しが終わると、制御論理がバレル シフタの出力をレジスタＣ１およびＣ ２に供給する。
この符号はフォントインターフェイス を通じてテクスチャーの読出しが行な われているときに確認される。この場 合、フォントインターフェイスユニッ トから読出許可信号が送り出されたこ とが確認されると、ＴＸＲＥＧレジス タはＦＧＢバスから入力を受ける。デ ータは次にレジスタＣ１およびＣ２に 送り込まれる。
この符号はビデオインターフェイスユ ニットがフォント読出しを行なってい るときに確認される。この場合、ビデ オインターフェイスから読出許可信号 が送り出されたことが確認されると、 １０ＲＥＧレジスタはＶＧＢバスから の入力を受ける。
１１１　　これはバレルシフタリセット符号で、バレル
シフタの論理によってレジスタ Ｂ２およびＣ２を解除させ、オフセッ トレジスタで発生される新たなオフセ ット信号に基づいて新しい整合マスク を発生させる働きをする。
最後に、最終のワード信号である制御信号ＣＢＬＳＴＷ
Ｄが制御ユニット５５によって発生され、バレルシフタ
に対して電流ラインの終端に至ったことを示す。この信
号が発生された後にｌ０ＲＥＧレジスタに書込まれたフ
ォントデータは次のラインのために保持さ、れる。
ＰＣ）は高性能ＣＭＯＳ装置で、ラスク印刷のリアルタ
イム部分を処理して、ホストＣＰＵの負荷フォントを処
理することも、同一ページ上で合成されたグラフィック
スとテキスト（可能であればマルチウィンドウ）を処理
することも、重なり合っているテキストとグラフィック
スを処理することも可能である。
イメージブロックにテクスチャー処理を行なう必要があ
る場合には、ＣＰＵはイメージブロックにとって必要な
ソース情報を供給するだけではなく、テクスチャーブロ
ックの位置を指定する情報も供給する。その後、ＲＰＣ
はイメージブロックおよびテクスチャーブロックの双方
をアクセスし、これら２つのブロックを合成した上で、
でき上がったテクスチャー処理を施されたイメージブロ
ックを適当な背景とともにビデオバンドバッファに書込
む。
（以下余白）
【図面の簡単な説明】
第１図は、この発明の、ＲＰＣと呼ばれる装置か用いら
れた典型的なシステムを示す図である。 第２図は、この発明によるＲＰＣのブロック図である。 第３図は、フライバイ構成の、ＤＭＡデイバイスを伴う
ＲＰＣの図である。 第４図は、アセンブリインターフェイス（１４成の図で
ある。 第５図は、制御コマンドワードの図である。 第６図および第７図は、各々、ソースコマンドワードＯ
およびソースコマンドワード１の図である。 第８図は、テクスチャーおよびフォントの組み合わせを
示す。 第９図は、行先コマンドワードの図を示す。 第１０図は、透明および不透明の重ね書きを示す。 第１１図は、ＲＰＣにおけるバンド制御ブロックの論理
図を示す。 第１２図は、ＲＰ、Ｃのスキャン制御ブロックの論理図
を示す。 第１３図、第１４図および第１５図はＲＰＣのモード制
御ブロックの論理図を示す。 第１６Ａ図、第１６Ｂ図、第１７図および第１８図は、
ＲＰＣにおけるトランザクション制御ブロックの論理図
である。 第１９図および第２０図は、ＲＰＣのトランザクション
制御ブロックにおけるトランザクションタイプのデコー
ダの論理図である。 第２１図は、中央制御レジスタファイルにおけるワード
割り当ての図である。 第２２Ａ図および第２２Ｂ図は、スキャン制御状態機械
のための工程系統図である。 第２３Ａ図、第２３Ｂ図および第２４図は、モード制御
状態機械におけるディスバッチモードのための工程系統
図である。 第２５図は、モード制御状態機械におけるＯＲＰロード
および読出モードのための工程系統図である。 第２６図は、モード制御状態機械におけるグラフィック
ロードモードのための工程系統図である。 第２７図は、モード制御状態機械におけるフォント読出
状態フローのための工程系統図である。 第２８図は、モード制御状態機械におけるフォントロー
ド状態フローのための工程系統図である。 第２９図は、モード制御状態機械におけるモード制御リ
セットおよびテストモードフローである。 第３０図および第３１図は、ＲＰＣのバレルシフタおよ
びカラー組み合わせブロックにおけるデータ経路のブロ
ック図である。 図において、１０はレーザプリンタ制御器ＲＰＣ１１３
は第１のインターフェイス、１７はホス１−ＣＰＵ、１
８はホストバス、２２は直接メモリアクセスエンジン、
２７はアセンブリメモリ、２８はビデオバッファ、５１
はビデオバッファインターフェイス、５３はプリンタイ
ンターフェイス、５５は制−論理、６〕はプリンタイン
ターフェイス論理、５つはトランシーバ、６８はＡＬＵ
、７０はビデオアドレス発生器、７１はカラーコンビネ
ーション／バレルシフタブロックである。

Claims (1)

    【特許請求の範囲】
  1. （１）制御ワードを発生するプロセッサの制御の下で二
    次元スキャニングデバイスに与えるためのイメージデー
    タワードをアセンブルするための装置であって、イメー
    ジデータワードはソースアドレスに応答してアクセス可
    能なソースメモリ内にストアされかつイメージデータワ
    ードはアセンブリアドレスに応答してアクセス可能なア
    センブリメモリ内にアセンブルされ； プロセッサとつながるように適合され、制御ワードを受
    取るための制御インターフェイス手段（１４、５４）と
    ； 制御インターフェイス手段とつながって、制御ワードを
    ストアしかつ出力するための記憶手段（６５）と； 制御インターフェイス手段と記憶手段とにつながって、
    制御ワードに応答してトランザクション制御信号を発生
    するための制御手段（５５）と；記憶手段と制御手段と
    につながって、トランザクション制御信号と制御ワード
    に応答してソースアドレスとアセンブリアドレスを発生
    するためのアドレス発生手段（６８、７０）と； ソースメモリとアセンブリメモリとつながるように適合
    されかつ制御手段とアドレス発生手段に結合され、制御
    信号とソースアドレスとアセンブリアドレスとに応答し
    てソースメモリとアセンブリメモリにおいてイメージデ
    ータワードを読出しかつ書込むためのイメージデータイ
    ンターフェイス手段（１５、１６、５８、６２）と；さ
    らにスキャニングデバイスとつながるように適合されか
    つアセンブリインターフェイス手段に結合され、アセン
    ブリインターフェイス手段によってアセンブルされたデ
    ータワード読出しをスキャニングデバイスに提供するた
    めのスキャナインターフェイス手段（１３、６１）とを
    含む、装置。
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