JPH0251253A - Semiconductor integrated circuit - Google Patents
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- JPH0251253A JPH0251253A JP63202196A JP20219688A JPH0251253A JP H0251253 A JPH0251253 A JP H0251253A JP 63202196 A JP63202196 A JP 63202196A JP 20219688 A JP20219688 A JP 20219688A JP H0251253 A JPH0251253 A JP H0251253A
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Abstract
Description
【発明の詳細な説明】
(り産業上の利用分野
本発明は、半導体集積回路に関し、特にカスタムICの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関し、更には相互干渉を嫌うブロックのパタ
ーン・レイアウトを改良した半導体集積回路に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to semiconductor integrated circuits, and in particular, relates to pattern layouts that allow for easy model development in order to meet the demands of custom ICs, and furthermore, to avoid mutual interference. This invention relates to a semiconductor integrated circuit with improved block pattern layout.
(ロ)従来の技術
一般に、特開昭59−84542号公報(HOI L
21/76)の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第6図の
構成となっている。(b) Conventional technology in general is disclosed in Japanese Patent Application Laid-Open No. 59-84542 (HOI L
21/76), a semiconductor integrated circuit technology in which a plurality of circuit blocks are formed on the same semiconductor substrate has the configuration shown in FIG.
第6図は、半導体チップ(1)の概略平面図であり、a
乃至rは回路ブロックを示す。これらの回路ブロックは
、夫々取り扱う周波数および信号レベルが異なり、機能
も夫々異なる。FIG. 6 is a schematic plan view of the semiconductor chip (1), and a
thru r indicate circuit blocks. These circuit blocks handle different frequencies and signal levels, and also have different functions.
この回路ブロックは、第7図の如くP−型の半導体基板
(2)上のN型の領域(3)に形成され、各回路ブロッ
クは、その周辺に隣接する高濃度のP1型の領域(4)
によっ工区画されている。ここではブロックbとブロッ
クCで示しである。This circuit block is formed in an N-type region (3) on a P-type semiconductor substrate (2) as shown in FIG. 7, and each circuit block is formed in a high concentration P1-type region ( 4)
It is divided into construction zones. Here, block b and block C are shown.
この区画用のP+型の領域(4)は、その一端をP−型
の半導体基板(2)に接するとともに、他端は半導体表
面の酸化膜(5)を通してグランドライン(6)にオー
ミック接続される。One end of the P+ type region (4) for this division is in contact with the P- type semiconductor substrate (2), and the other end is ohmically connected to the ground line (6) through the oxide film (5) on the semiconductor surface. Ru.
グランドライン(6)は、各ブロックから集積回路の中
央部にまとめ、左端にあるグランドボンディングバッド
GNDに延在されている。A ground line (6) is gathered from each block to the center of the integrated circuit and extends to the ground bonding pad GND at the left end.
次に各ブロック回路の電源ライン(VCC)は、第6図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ポンディングパッドに接続される。Next, as shown in FIG. 6, the power supply lines (VCC) of each block circuit are grouped around the outer periphery of the integrated circuit and individually connected to power supply bonding pads.
一方、回路ブロックa乃至fは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。On the other hand, since the circuit blocks a to f have different functions, the number of elements present in each block is different, and the block sizes are different.
一方、TVチューナ、FM/AMチューナ等の電子機器
は、RF (Radio Frequency )信号
からオーディオ信号を取出す為、機能毎に分割した各回
路ブロックの取扱う信号の周波数が異なる場合が多い0
例えば日本国内向けのFMチューナだけでも、RF倍信
号76〜90MHz、中間周波数信号は10.7MHz
、そして20〜20000Hzのオーディオ信号と、2
0Hz〜90MHzの広範囲の信号を取扱うことになる
。On the other hand, electronic devices such as TV tuners and FM/AM tuners extract audio signals from RF (Radio Frequency) signals, so the frequency of signals handled by each circuit block divided by function is often different.
For example, an FM tuner for Japan only has an RF multiplied signal of 76 to 90 MHz and an intermediate frequency signal of 10.7 MHz.
, and an audio signal of 20-20000Hz, 2
A wide range of signals from 0Hz to 90MHz will be handled.
上記FM/AMチューナの一例を第4図に示す。同図に
おいて、(11)はFM放送を選局しその受信周波数信
号と局部発振回路(12)の発振周波数信号とを混合回
路(13)で混合することにより中間周波数に周波数変
換するFMフロントエンド回路、(14)は中間周波数
信号(IF倍信号を増幅・振幅制限し且つこれを検波し
てオーディオ信号(AF倍信号を得るFM−IF増幅回
路、(15)は例えば特公昭62−21461号に記載
されているが如き機能を有するノイズキャンセル回路、
(16)はステレオ放送の場合にLチャンネル、Rチャ
ンネル信号に復調するマルチプレクス回路、(17)は
AM放送を選局しオーディオ信号を出力するAMチュー
ナ回路である0例えばFM放送受信の場合、アンテナ(
18)から入力し、RF増幅回路(19)で高周波増幅
したRF倍信号FMフロントエンド回路(11)の局部
発振回路(12)が出力する発振周波数信号とをFMフ
ロントエンド回路(11)の混合回路(13)で混合す
ることによりFMフロントエンド回路(11)からIF
倍信号出力し、該IF倍信号FM−IF増幅回路(14
)の検波回路で検波することによりFM−IF増幅回路
(14)からコンポジット信号を出力し、マルチプレク
ス回路(16)によって出力端子(20)に夫々Lチャ
ンネル、Rチャンネルのオーディオ信号を出力する様構
成されている。An example of the above FM/AM tuner is shown in FIG. In the figure, (11) is an FM front end that selects an FM broadcast and converts the frequency into an intermediate frequency by mixing the received frequency signal and the oscillation frequency signal of the local oscillation circuit (12) in the mixing circuit (13). The circuit (14) is an FM-IF amplification circuit that amplifies and limits the amplitude of an intermediate frequency signal (IF multiplied signal, and detects it to obtain an audio signal (AF multiplied signal); a noise canceling circuit having functions as described in
(16) is a multiplex circuit that demodulates L channel and R channel signals in the case of stereo broadcasting, and (17) is an AM tuner circuit that selects AM broadcasting and outputs an audio signal.0For example, in the case of FM broadcast reception, antenna(
The RF multiplied signal input from 18) and high-frequency amplified by the RF amplifier circuit (19) is mixed with the oscillation frequency signal output by the local oscillation circuit (12) of the FM front-end circuit (11). IF from the FM front end circuit (11) by mixing in the circuit (13).
The IF multiplied signal FM-IF amplification circuit (14
), the composite signal is output from the FM-IF amplifier circuit (14), and the multiplex circuit (16) outputs L channel and R channel audio signals to the output terminal (20), respectively. It is configured.
尚、断る構成のFMチューナ回路は例えば昭和62年1
2月10日発行、「゛88三洋半導体データブック ポ
ータプルオーディオ用バイポーラ集積回路編」第152
頁に記載されている。In addition, an FM tuner circuit with a refusal configuration is, for example, 1986 1.
Published on February 10th, "88 Sanyo Semiconductor Data Book Bipolar Integrated Circuits for Portable Audio Edition" No. 152
It is written on the page.
ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第4図の回路はできる限り1チツ
プ化する方向に進んでいる。しかしながら、上記FMチ
ューナの例ではFMフロントエンド回路(11)が数十
MHzの高周波信号を扱う為、不要輻射による他回路へ
の干渉が生じ易い。Incidentally, electronic devices in recent years are required to be more and more compact and high-performance, and accordingly, the circuit shown in FIG. 4 is being made into a single chip as much as possible. However, in the example of the FM tuner described above, since the FM front end circuit (11) handles high frequency signals of several tens of MHz, interference with other circuits is likely to occur due to unnecessary radiation.
また、アンテナ(18)からの微弱レベル信号を取扱う
為、他回路ブロックとの干渉により回路動作が不安定に
なり易く、著しい場合には発振してしまう、その為、F
Mフロントエンド回路(11)をも1チツプ化すること
は極めて困難であった。In addition, since the weak level signal from the antenna (18) is handled, the circuit operation tends to become unstable due to interference with other circuit blocks, and in severe cases, oscillation occurs.
It was extremely difficult to incorporate the M front end circuit (11) into a single chip.
(ハ)発明が解決しようとする課題
この様に、従来はFMフロントエンド回路(11)をも
集積化することは回路干渉が生じ易い為に極めて困難で
ある欠点があった。また、パターン設計の開発期間が長
く、様々な要求に即応できない欠点があった。(c) Problems to be Solved by the Invention As described above, conventionally there has been a drawback that it is extremely difficult to integrate the FM front end circuit (11) because circuit interference is likely to occur. In addition, the development period for pattern design was long, and there was a drawback that it was not possible to immediately respond to various requests.
(ニ)課題を解決するための手段
本発明は、斯る課題に鑑みてなされ、区画ライン(21
)で半導体チップ(22)上面を実質的に同一のサイズ
の多数のマットに分割し、同時に動作しない電子ブロッ
ク回路を夫々1つ以上の整数個のマット内に収容し、こ
のマットを交互に配置することにより、従来の課題を解
決するものである。(d) Means for solving the problem The present invention has been made in view of the problem,
), the upper surface of the semiconductor chip (22) is divided into a large number of mats of substantially the same size, electronic block circuits that do not operate simultaneously are accommodated in each of one or more integral number of mats, and the mats are arranged alternately. By doing so, the conventional problems can be solved.
(ホ〉作用
本発明に依れば、区画ライン〈麩)で半導体チップ(2
2)上面を実質的に同一サイズの多数のマットに分割し
、複数の機能の異なる電子ブロック回路を整数個のマッ
ト内に収容することにより、電子ブロック回路毎の設計
を行え且つ電子ブロック回路を一定の素子数で分割しマ
ット毎の設計が行える様になる。従って電子ブロック回
路毎に分割して並行設計が可能であり、設計期間の大幅
短縮を図れる。また回路変更も電子ブロック回路毎に且
つマット毎に行えるので、IC全体の設計変更は不要と
なる。(E) Effect According to the present invention, semiconductor chips (2
2) By dividing the top surface into a large number of mats of substantially the same size and accommodating a plurality of electronic block circuits with different functions within an integral number of mats, it is possible to design each electronic block circuit and It becomes possible to design each mat by dividing it into a fixed number of elements. Therefore, each electronic block circuit can be divided and designed in parallel, and the design period can be significantly shortened. Furthermore, since circuit changes can be made for each electronic block circuit and for each mat, there is no need to change the design of the entire IC.
更に第1の電子ブロック回路と第2の電子ブロック回路
は同時に動作しないので、第1の電子ブロック回路が動
作している時、第2の電子ブロック回路を集積したマッ
トは高インピーダンスとなり、またこのマットの右側辺
に配置した第2の電子ブロック回路専用のグランドライ
ンは吸取り専用のラインとなる。一方、第2の電子ブロ
ック回路が動作している時、第1の電子ブロック回路を
集積したマットは高インピーダンスとなり、またこのマ
ットの右側辺に配置した第1の電子ブロック回路専用の
グランドラインは吸取り専用のラインとなる。Furthermore, since the first electronic block circuit and the second electronic block circuit do not operate simultaneously, when the first electronic block circuit is in operation, the mat in which the second electronic block circuit is integrated has a high impedance, and this The ground line dedicated to the second electronic block circuit placed on the right side of the mat is a line dedicated to absorbing. On the other hand, when the second electronic block circuit is operating, the mat in which the first electronic block circuit is integrated has a high impedance, and the ground line dedicated to the first electronic block circuit placed on the right side of this mat is This is a line exclusively for blotting.
従って第1の電子ブロック回路中での相互干渉をする回
路を夫々別々に集積したマットと第2の電子ブロック回
路を集積したマットを交互に配置することで、この別々
に集積したマットの相互干渉を陣止することができる。Therefore, by alternately arranging mats in which circuits that cause mutual interference in the first electronic block circuit are separately integrated and mats in which the second electronic block circuit is integrated, the mutual interference between the separately integrated mats can be avoided. can be stopped.
(へ)実施例 先ず第1図を参照して本発明の実施例を詳述する。(f) Example First, an embodiment of the present invention will be described in detail with reference to FIG.
半導体チップ(22)上面はA−Hの8つのマットに分
割されている。A−Hの各マット間には電源ライン(2
3)とグランドライン(24)を隣接して並列に延在さ
せた区画ライン(21)で区分されている。The upper surface of the semiconductor chip (22) is divided into eight mats A to H. There is a power line (2
3) and the ground line (24) are separated by a partition line (21) extending in parallel and adjacent to each other.
区画ライン(21)を形成する電源ライン(23)およ
びグランドライン(24)の配列は各マットA−Hの左
側に実線で示す電源ライン(23)を設け、右側に一点
鎖線で示すグランドライン(24)が設けられる。従っ
て両端のマットの区画ラインのみが電源ライン(23)
またはグランドライン(24)の一方で形成され、中間
の区画ラインは両方で構成されている。各マットA−H
に隣接する電源ライン(23)およびグランドライン(
24)は、夫々のマットに集積され回路ブロックへの電
源供給を行っている。The arrangement of the power line (23) and ground line (24) forming the division line (21) is such that the power line (23) shown by a solid line is provided on the left side of each mat A-H, and the ground line (23) shown by a dashed line is provided on the right side. 24) is provided. Therefore, only the division line of the mat at both ends is the power line (23)
Alternatively, one of the ground lines (24) is formed, and the intermediate partition line is formed of both. Each mat A-H
The power line (23) and ground line (23) adjacent to
24) is integrated in each mat and supplies power to the circuit blocks.
また各区画ライン(21)の電源ライン(23)とグラ
ンドライン(24)は、二点鎖線で示すラインで櫛歯状
に接続されている。第1の供給ライン(25)は、マッ
トA、Cの電源ライン(23)と、第1の供給ライン(
26)はマットB、Dの電源ラインと櫛歯状に配列し、
電源バッドvectより並列に延在されている。第1の
供給ライン(27)はマットE、Gの電源ラインと、第
1の供給ライン(28〉はマットF、Hの電源ラインと
櫛歯状に配置し、電源バッドV。C1より並列に延在さ
れている。Further, the power supply line (23) and the ground line (24) of each division line (21) are connected in a comb-teeth shape by a line shown by a two-dot chain line. The first supply line (25) is connected to the power supply line (23) of mats A and C, and the first supply line (
26) are arranged in a comb shape with the power lines of mats B and D,
It extends in parallel from the power supply pad vect. The first supply line (27) is arranged in a comb shape with the power supply line of mats E and G, and the first supply line (28> is arranged in a comb-like shape with the power supply line of mats F and H, and is connected in parallel from the power supply pad V.C1. It has been extended.
一方、第2の供給ライン(29)は、マットA、Cのグ
ランドライン(24)と、第2の供給ライン(30)は
、マットB、Dのグランドライン(24)と櫛歯状に配
列し、グランドバッドGNDIより並列に延在されてい
る。第2の供給ライン(31)はマットE、Gと、第2
の供給ライン(32)はマットF、Hと櫛歯状に配列し
、グランドバッドGND2より並列に延在されている。On the other hand, the second supply line (29) is arranged in a comb shape with the ground line (24) of mats A and C, and the second supply line (30) is arranged with the ground line (24) of mats B and D. and is extended in parallel from the ground pad GNDI. The second supply line (31) is connected to the mats E, G and the second supply line (31).
The supply lines (32) are arranged in a comb-teeth pattern with the mats F and H, and extend in parallel from the ground pad GND2.
前記電源ライン(23)、グランドライン(24)、第
1の供給ライン(25) 、 (26) 、 (27)
、 (28)および第2の供給ライン(29) 、
(30) 、 (31) 、 (32)は、原則的に2
層配線の内の1層配線で実現され、一部交差領域をクロ
スオーバーしている。The power supply line (23), the ground line (24), the first supply line (25), (26), (27)
, (28) and a second supply line (29),
(30), (31), (32) are basically 2
It is realized by one layer wiring of the layer wiring, and partially crosses over the intersecting area.
上述した区画ライン(21)で区分きれる各マットA−
Hは、実質的に同一の大きさの形状に形成され、具体的
には幅をNPN)−ランジスタロ個が並べられるように
設定され、長さは設計上容易な一定の素子数、例えば約
100素子がレイアウトできるように設定されている。Each mat A- that can be divided by the above-mentioned division line (21)
H is formed into a shape of substantially the same size, specifically, the width is set so that NPN)-rangistaro pieces are lined up, and the length is set to a certain number of elements that is easy to design, for example, about 100. The settings are set so that the elements can be laid out.
このマットの大きさについては、IC化する電子ブロッ
ク回路に依り、設計し易い素子数に応じて任意に選択で
きる。The size of this mat can be arbitrarily selected depending on the number of elements that can be easily designed, depending on the electronic block circuit to be integrated.
マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
PN分離によって分離され、各素子の結線は、2層配線
の第1の電極層によって接続され、例外部に2層目の電
極でクロスオーバーされている。The circuit elements integrated within the mat are composed of transistors, diodes, resistors, and capacitors, separated by normal PN isolation, and the connections of each element are connected by the first electrode layer of the two-layer wiring. are crossed over with the second layer of electrodes.
次に第2図Aおよび第2図Bを参照して、マット内に集
積される回路素子と区画ライン(麩)について具体的に
説明する。Next, with reference to FIGS. 2A and 2B, the circuit elements integrated within the mat and the partition lines will be specifically described.
第2図AはマットB付近の拡大上面図である。FIG. 2A is an enlarged top view of the vicinity of mat B.
左の一点鎖線で示した区画ライン(41)は、マットA
とマットBの間に設けられる区画ライン(麩)であり、
右の一点鎖線で示した区画ライン(婬)は、マットBと
マットCの間に設けられる区画ライン(21)である。The division line (41) indicated by the dashed line on the left is mat A.
It is a division line (fu) provided between and mat B,
The division line (21) indicated by the dashed line on the right is the division line (21) provided between mat B and mat C.
そしてこの区画ライン(41) 、 (42)の間には
、点線で示したトランジスタ(43)、ダイオード(4
4)、抵抗〈45)およびコンデンサ(46)が集積さ
れている。図面ではこれらの素子が粗になっているが、
実際は高密度に集積されている。またマット内の素子間
の配線は、−点鎖線で示す第1層目の電極層(47)で
実質的に形成され、マットAとマットBおよびマットB
とマットCのマット間の配線、例えば信号ラインやフィ
ードバックラインが実線で示す第2層目の電極層(48
)で形成されている。そしてこれらの第1層目および第
2層目の電極層(47) 、 (48)はX印で示した
コンタクト領域で接続されている。Between the partition lines (41) and (42), there is a transistor (43) and a diode (4) indicated by dotted lines.
4), a resistor (45) and a capacitor (46) are integrated. Although these elements are rough in the drawing,
In reality, they are highly concentrated. Further, the wiring between elements within the mat is substantially formed by the first electrode layer (47) shown by the - dotted chain line, and the wiring between mat A, mat B, and mat B
The wiring between mats C and C, such as signal lines and feedback lines, is the second electrode layer (48
) is formed. These first and second electrode layers (47) and (48) are connected through contact regions indicated by X marks.
第2図Bは第2図AにおけるA−A’線の断面図である
。P型の半導体基板(49)上にN型のエピタキシャル
層(50)が積層されており、このエピタキシャル層(
50)表面より前記半導体基板(49)に到達するP″
″型の分離領域(51)が形成され、多数のアイランド
領域が形成されている。このアイランド領域(52)内
にはNPN トランジスタ(43)、ダイオード(44
)、抵抗(45)およびコンデンサ(46)等が作られ
ており、NPN I−ランジスタ(43)のコレクタ領
域(53)と前記半導体基板(49)との間にはN1型
の埋込み領域(54)が形成されている。前記エピタキ
シャル層(50)の表面には例えばCVD法によりシリ
コン酸化膜(55)が形成され、このシリコン酸化膜(
55〉上には、第1層目の電極層(47)が形成されて
いる。またこの第1n目の電極層(47)を覆うように
、例えばPIX等の絶縁膜(56)が形成され、この絶
縁膜(56)lに第2層目の電極層(48)が形成され
ている。また電源ライン(57)およびグランドライン
(58)は、前記分離領域(51)上に設けられ、グラ
ンドライン(58)はこの分離領域(51)とオーミン
クコンタクトしており、基板電位の安定化をはかってい
る。FIG. 2B is a sectional view taken along line AA' in FIG. 2A. An N-type epitaxial layer (50) is laminated on a P-type semiconductor substrate (49), and this epitaxial layer (
50) P'' reaching the semiconductor substrate (49) from the surface
'' type isolation region (51) is formed, and a number of island regions are formed.In this island region (52), an NPN transistor (43) and a diode (44) are formed.
), a resistor (45), a capacitor (46), etc. are made, and an N1 type buried region (54) is formed between the collector region (53) of the NPN I-transistor (43) and the semiconductor substrate (49). ) is formed. A silicon oxide film (55) is formed on the surface of the epitaxial layer (50) by, for example, the CVD method.
55>, a first electrode layer (47) is formed. Further, an insulating film (56) such as PIX is formed to cover this first n-th electrode layer (47), and a second electrode layer (48) is formed on this insulating film (56). ing. Further, a power supply line (57) and a ground line (58) are provided on the isolation region (51), and the ground line (58) is in ohmink contact with this isolation region (51), thereby stabilizing the substrate potential. is being measured.
次に、マットにどの様に集積するかを述べる。Next, we will discuss how to accumulate on the mat.
先ず本ICの電子回路は同時に動作しない第1の電子ブ
ロック回路と第2の電子ブロック回路を有している。こ
の第1および第2の電子ブロック回路は、所定の素子数
を目安として複数に分割詐れ、各マットに集積される0
例えば夫々が4つのマットに集積され、第1図に示すよ
うに、第1の電子ブロック回路をマットA、C,E、G
に、第2の電子ブロック回路をマットB、D、F、Hに
集積し、交互に配置している。また第1の電子ブロック
回路の中で相互干渉をする回路は別々のマットに集積し
、第2の電子ブロック回路の中の相互干渉をする回路も
別々のマットに集積している。First, the electronic circuit of this IC has a first electronic block circuit and a second electronic block circuit that do not operate simultaneously. The first and second electronic block circuits are divided into a plurality of parts using a predetermined number of elements as a guide, and are integrated into each mat.
For example, each of the first electronic block circuits is integrated into four mats, and as shown in FIG.
Second electronic block circuits are integrated on mats B, D, F, and H and arranged alternately. Furthermore, circuits that interfere with each other in the first electronic block circuit are integrated on separate mats, and circuits that interfere with each other in the second electronic block circuit are also integrated on separate mats.
前述の如く第1および第2の電子ブロック回路は同時に
動作しないので、第1の電子ブロック回路が動作してい
る時は、第2の電子ブロック回路はIFまっており、マ
ットB、D、F、Hは高インピーダンスとなる。従って
マットAとCの相互干渉は高インピーダンスのマットB
で、マットCとEの相互干渉は高インピーダンスのマッ
トDで、マットEとGの相互干渉は高インピーダンスの
マットFで抑制できる。As mentioned above, the first and second electronic block circuits do not operate at the same time, so when the first electronic block circuit is operating, the second electronic block circuit is in the IF state, and the mats B, D, and F , H have high impedance. Therefore, the mutual interference between mats A and C is due to the high impedance mat B.
Mutual interference between the mats C and E can be suppressed by the high-impedance mat D, and mutual interference between the mats E and G can be suppressed by the high-impedance mat F.
一方、第2の電子ブロック回路が動作している時は、第
1の電子ブロック回路が止まっており、マットA、C,
E、Gは高インピーダンスとなる。従ってマットBとD
1マットDとF1マットFとHの相互干渉は夫々高イン
ピーダンスのマットC,E、Gで抑制できる。On the other hand, when the second electronic block circuit is operating, the first electronic block circuit is stopped and mats A, C,
E and G have high impedance. Therefore mats B and D
Mutual interference between F1 mat D and F1 mats F and H can be suppressed by high impedance mats C, E, and G, respectively.
また止まっているブロック自身が巨大な接合型の容量と
なり、高周波ノイズの除去をしているゆこれは第2図B
に示す断面図のN型のエピタキシャル層(50)とP+
型の分離領域(51)、N型のエピタキシャル層(50
)とP型の半導体基板(49)で形成される。従ってマ
ツl−AとCの夫々から半導体基板(49)へ高周波ノ
イズが侵入しても、前記巨大な接合型の容量が、マット
Bに在るため、この高周波ノイズはマットBに印加され
ている電源ライン(57)で吸取られ、マットAとマッ
トCの相互干渉を防止している。以下マットCとE、マ
ットEとG等も同様である。In addition, the stopped block itself becomes a huge junction type capacitor, which removes high frequency noise. This is shown in Figure 2B.
N-type epitaxial layer (50) and P+ in the cross-sectional view shown in
type isolation region (51), N type epitaxial layer (50
) and a P-type semiconductor substrate (49). Therefore, even if high-frequency noise intrudes into the semiconductor substrate (49) from each of the mats L-A and C, this high-frequency noise will not be applied to the mat B because the huge junction type capacitance is present in the mat B. It is absorbed by the power supply line (57), which prevents mat A and mat C from interfering with each other. The same applies to mats C and E, mats E and G, etc. below.
更に、マットの右側辺にはマット専用のグランドライン
(58)が、半導体基板(49)に到達する分離領域(
51)とオーミックコンタクトしているので、半導体基
板(49)に流れ出たリーク電流を吸取ることができる
。Furthermore, on the right side of the mat, there is a ground line (58) dedicated to the mat, and a separation area (58) that reaches the semiconductor substrate (49).
Since it is in ohmic contact with the semiconductor substrate (49), leakage current flowing into the semiconductor substrate (49) can be absorbed.
またマットAとCの電源ラインク23)は、マットBと
Dの電源ラインク23)と並列に、第1の供給ライン(
25)(26)を介して電源パッドVCCIより延在さ
れているので、マットAの電源ラインに生じる電圧変動
を直接マットBの電源ラインへ伝えることが無くなる。Moreover, the power supply lines 23) of mats A and C are connected in parallel with the power supply lines 23) of mats B and D, and the first supply line (
25) and (26) from the power supply pad VCCI, voltage fluctuations occurring in the power supply line of mat A are not directly transmitted to the power supply line of mat B.
これはVcc、 、 GNDIおよびGND2も同様の
事がいえる。The same can be said of Vcc, GNDI, and GND2.
次に、本構成に組み込む電子ブnツク回路とマットの関
係について述べる。−例として第4図に示すFM/AM
チューナを使って説明する。ここで第1の電子ブロック
回路としてはFMチューナ回路であり、このFMチュー
ナ回路を相互干渉シ易いFMフロントエンドブロック(
11)とFM−IFブロック(14)に分け、夫々をマ
ットAとC、マットEとGに集積した。また第2の電子
ブロック回路としては、第5図に示すAMチューナ回路
(17)であり、高周波増幅回路RF(61)、混合回
路MIX(62)および局部発振回路03C(63)を
含んだAM−RFブロック<64)と、中間周波増幅回
路IF(65)と検波回路D E T (66)を含ん
だAM−I Fブロック(67)に分け、この2つのブ
ロック(64) 。Next, the relationship between the electronic book circuit incorporated in this configuration and the mat will be described. - FM/AM as shown in Figure 4 as an example
Explain using a tuner. Here, the first electronic block circuit is an FM tuner circuit, and this FM tuner circuit is connected to the FM front end block (
11) and FM-IF block (14), and were integrated into mats A and C and mats E and G, respectively. The second electronic block circuit is an AM tuner circuit (17) shown in FIG. -RF block <64) and AM-IF block (67) including an intermediate frequency amplification circuit IF (65) and a detection circuit DET (66), and these two blocks (64).
(67〉を夫々マットBとD、マットFとHに集積した
。各ブロックは夫々素子数が異なるのでマットに集積さ
れる素子数も異なり、ここではマットB、D、F、Hは
マットA、C,E、Gに比べ疎になる。(67) were integrated into mats B and D, and mats F and H, respectively.Since each block has a different number of elements, the number of elements integrated into each mat also differs, and here, mats B, D, F, and H are integrated into mat A , C, E, and G.
本ICではFMフロントエンドブロック(11)とFM
−I Fブロック(14)の相互干渉が一番問題となる
のでマットAとC1マツトEとGに分けた。This IC uses the FM front end block (11) and the FM front end block (11).
- Since the mutual interference of the IF blocks (14) is the biggest problem, they are divided into mats A and C1 and mats E and G.
従ってマットAとCよりマットEとGへ侵入するノイズ
に対しては、マットBとDが高インピーダンスの障壁と
なり、マットEとGよりマットAとCへ侵入するノイズ
に対しては、マットDとFが高インピーダンスの障壁と
なる。Therefore, mats B and D act as high impedance barriers for noise that enters mats E and G from mats A and C, and mat D acts as a barrier for noise that enters mats A and C from mats E and G. and F act as a high impedance barrier.
一方、グランドラインを考えると、マットAとCよりマ
ットEとGへ侵入するリーク電流は、マットBとDのグ
ランドラインで吸取り、マットEとGよりマットAとC
へ侵入するリーク電流は、マットDとFのグランドライ
ンで吸取ることができる。On the other hand, considering the ground line, leakage current that enters mats E and G from mats A and C is absorbed by the ground lines of mats B and D, and leakage current that enters mats A and G from mats E and G is
The leakage current that enters can be absorbed by the ground lines of mats D and F.
第3図は他の実施例であり、FMフロントエンドブロッ
ク(11)をマットAとBに、FM−I Fブロック(
14)をマットEとFに、AM−RFブロック(64)
をマットCとDに、AM−I Fブロック(67)をマ
ットGとHに集積した。この実施例も、マットを2つず
つ交互に配置されており、前実施例と同様の効果を有す
る。FIG. 3 shows another embodiment, in which the FM front end block (11) is placed on mats A and B, and the FM-IF block (
14) to mats E and F, AM-RF block (64)
were integrated into mats C and D, and AM-IF blocks (67) were integrated into mats G and H. This embodiment also has two mats arranged alternately, and has the same effect as the previous embodiment.
(ト)発明の効果
以上の説明からも明らかな如く、第1に区画ライン(2
1)で半導体チップ(22)上面を実質的に同一サイズ
の多数のマットに分割し、複数の機能の異なる電子ブロ
ック回路を整数個のマットに収容すると、電子ブロック
回路毎に並行して設計ができ、設計期間を大幅に短縮で
きる。また電子ブロック回路を一定の素子数で分割し、
マット毎の設計が行えるので、マット毎の並行設計もで
きる。また削除、追加および修正等の回路変更も電子ブ
ロック回路毎またはブロック毎に設計できるので、ブロ
ック毎またはマット毎の変更のみで足り、IC全体の設
計変更が不要となる。更にはマットを基本ブロックとし
てセル化できるので、一端設計を終了すれば、この後の
回路変更の際、変更するマットのみの修正だけで、他の
マットはそのまま使え信頼性が非常に高くなる。(G) Effects of the invention As is clear from the above explanation, the first effect is the partition line (2
In 1), if the top surface of the semiconductor chip (22) is divided into many mats of substantially the same size and electronic block circuits with different functions are housed in an integral number of mats, each electronic block circuit can be designed in parallel. This can significantly shorten the design period. In addition, the electronic block circuit is divided into a certain number of elements,
Since you can design each mat, you can also design each mat in parallel. Further, since circuit changes such as deletion, addition, and modification can be designed for each electronic block circuit or each block, it is sufficient to change each block or each mat, and there is no need to change the design of the entire IC. Furthermore, since mats can be made into cells as basic blocks, once the design is completed, when changing the circuit afterwards, only the mats to be changed need to be modified, and the other mats can be used as is, resulting in extremely high reliability.
第2に、同時に動作しない第1の電子ブロック回路と第
2の電子ブロック回路を、各々複数に分割してマットに
集積し、この第1および第2の電子ブロック回路に集積
したマットを交互に配置し、且つ第1および第2の電子
ブロック回路内で相互干渉を嫌う回路は、夫々別のマッ
トに集積されるようにする。従って一方の電子ブロック
回路において、相互干渉を嫌う回路を有するマットとマ
ットの間には、他方の電子ブロック回路が集積されたマ
ットを有し、更には一方の電子ブロック回路が動作して
いる時は、前記挾まれたマットは回路が止まっているた
め高インピーダンスとなる。そのためこの高インピーダ
ンスのマットの両側に隣接したマットは、相互干渉を防
止できる。Second, the first electronic block circuit and the second electronic block circuit, which do not operate simultaneously, are each divided into a plurality of parts and integrated into a mat, and the mats integrated into the first and second electronic block circuits are alternately arranged. Circuits that are arranged and that do not want to interfere with each other in the first and second electronic block circuits are integrated on separate mats, respectively. Therefore, in one electronic block circuit, between the mats having circuits that dislike mutual interference, there is a mat in which the other electronic block circuit is integrated, and furthermore, when one electronic block circuit is operating, Since the circuit of the sandwiched mat is stopped, the impedance becomes high. Therefore, mats adjacent on both sides of this high-impedance mat can prevent mutual interference.
しかもこの高インピーダンスのマットは、隣接した両側
のマットを離間させるので、更に相互干渉を防止できる
。またこの高インピーダンスのマットの右側辺には、分
離領域(51)とオーミックコンタクトしたゲランドラ
インク24)が形成されているので、基板(49)へ流
れるリーク電流を吸取ることができる。Moreover, since this high impedance mat separates adjacent mats on both sides, mutual interference can be further prevented. Further, on the right side of this high-impedance mat, a gelland ink 24) is formed in ohmic contact with the separation region (51), so that leakage current flowing to the substrate (49) can be absorbed.
更には第2の電子ブロック回路が動作している時は、こ
の第2の電子ブロック回路が集積されたマットとその側
辺にあるグランドラインは回路の一部として機能し、第
1の電子ブロック回路が動作している時は、第2の電子
ブロック回路が集積されたマットが高インピーダンスと
なり、更にグランドラインが吸取りラインとして働くの
で、2通りの機能を果たす。逆の時も同様である。Furthermore, when the second electronic block circuit is operating, the mat on which the second electronic block circuit is integrated and the ground line on its side function as part of the circuit, and the first electronic block When the circuit is in operation, the mat on which the second electronic block circuit is integrated has a high impedance, and the ground line acts as a suction line, thus performing two functions. The same applies to the opposite case.
第2に、電源ライン(23)およびグランドライン(2
4)を2層配線構造の1層目の電極層(47)に形成す
ることにより、マット内にレイアウトする素子との配線
を実質的に1層目の電極層(47)で実施できるので、
マット間の配線、信号線の配線を2層目の電極層(48
)に集約でき、設計が非常に簡単となる。Second, the power line (23) and the ground line (2
By forming 4) on the first electrode layer (47) of the two-layer wiring structure, wiring with the elements laid out in the mat can be substantially performed using the first electrode layer (47).
The wiring between the mats and the signal line are connected to the second electrode layer (48
), making the design extremely simple.
第3に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内への素子の配置
を実施するだけで、全体のレイアウトは無用となる様に
設けられるため設計が容易となる。Thirdly, a circuit block is composed of circuit elements of various shapes such as transistors, diodes, resistors, and capacitors, but by standardizing the mat to a certain size that is easy to integrate, it is possible to Design is facilitated because the overall layout is unnecessary just by arranging the elements.
第4に、マットの側辺に設けた電源ライン(23)およ
びグランドライン(24)と第1の供給ライン(25)
、 (26) 、 (27) 、 (28)および第
2の供給ライン(29) 、 (30) 、 (31)
、 (32)とを櫛歯状に形成することにより、半導
体チップ(22)に設けた電源パッドおよびグランドパ
ッドを最短距離でつなぐことができる。Fourth, the power line (23) and ground line (24) provided on the side of the mat, and the first supply line (25)
, (26), (27), (28) and the second supply line (29), (30), (31)
, (32) in a comb-teeth shape, the power supply pad and ground pad provided on the semiconductor chip (22) can be connected by the shortest distance.
第5に、マット内に収容された素子間の配線は、原則と
して1層目に形成するので、区画ライン(21)を超え
て行うマット間および電子ブロック回路間の配線は、2
層目を用いることができ、マット内の素子間の配線とマ
ット間あるいは電子ブロック回路間の配線を区別して設
計でき、設計が極めて容易となる。Fifth, since wiring between elements housed within a mat is, in principle, formed on the first layer, wiring between mats and between electronic block circuits beyond the partition line (21) is
Layers can be used, and wiring between elements within a mat and wiring between mats or electronic block circuits can be distinguished and designed, making the design extremely easy.
第1図は本発明の半導体集積回路の上面図、第2図Aは
本発明の半導体集積回路のマット領域を示す上面図、第
2図Bは第2図AのA−A’線における断面図、第3図
は本発明の半導体集積回路の上面図、第4図はFM/A
Mチューナを示すブロック図、第5図は第4図のAMチ
ューナブロックを示すブロック図、第6図は従来の半導
体集積回路の上面図、第7図は第6図におけるブロック
bとブロックCの間の断面図である。
(21)・・・区画ライン、 り22)・・・半導体チ
ップ、(23)・・・電源ライン、(24)・・・グラ
ンドライン、(25) 、 (26) 、 (27)
、 (2g)・・・第1の供給ライン、(29) 、
(30) 、 (31) 、 (,32)・・・第2の
供給ライン、<43)・・・トランジスタ、 (44
〉・・・ダイオード、 く45〉・・・抵抗、 (4
6)・・・コンデンサ、 (47〉・・・第1層目の電
極層、 (4a)・・・第2層目の電M層、 (49)
・・・半導体基板、 〈50)・・・エピタキシャル層
、 (51)・・・分離領域、 (52)・・・アイラ
ンド、 (54)・・・埋込み領域、
(55) 、 (56)・・・絶縁膜。FIG. 1 is a top view of a semiconductor integrated circuit of the present invention, FIG. 2A is a top view showing a matte region of the semiconductor integrated circuit of the present invention, and FIG. 2B is a cross section taken along line AA' in FIG. 2A. 3 is a top view of the semiconductor integrated circuit of the present invention, and FIG. 4 is an FM/A
5 is a block diagram showing the AM tuner block of FIG. 4, FIG. 6 is a top view of a conventional semiconductor integrated circuit, and FIG. 7 is a block diagram of block b and block C in FIG. 6. FIG. (21)...Division line, 22)...Semiconductor chip, (23)...Power line, (24)...Ground line, (25), (26), (27)
, (2g)...first supply line, (29) ,
(30), (31), (,32)...Second supply line, <43)...Transistor, (44
〉...Diode, ku45〉...Resistor, (4
6)...Capacitor, (47>...First layer electrode layer, (4a)...Second layer M layer, (49)
...Semiconductor substrate, <50)...Epitaxial layer, (51)...Isolation region, (52)...Island, (54)...Buried region, (55), (56)...・Insulating film.
Claims (10)
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、前記半導体チップに組み込
まれる複数の機能の異なる電子ブロック回路より構成さ
れた電子回路とを備え、 前記電子回路は、同時に動作しない第1の電子ブロック
回路と第2の電子ブロック回路を少なくとも有し、 この第1の電子ブロック回路を複数に分割し集積した整
数個のマットと第2の電子ブロック回路を複数に分割し
集積したn個のマットとを交互に配置して成ることを特
徴とした半導体集積回路。(1) A semiconductor chip is formed by dividing a semiconductor chip into a plurality of regions of substantially the same size by arranging a plurality of division lines in the same direction, each of which is a set of power supply lines and ground lines extending adjacent to each other. a mat, and an electronic circuit including a plurality of electronic block circuits having different functions that are incorporated into the semiconductor chip, and the electronic circuit includes at least a first electronic block circuit and a second electronic block circuit that do not operate simultaneously. The first electronic block circuit is divided into a plurality of parts and an integral number of mats are integrated, and the second electronic block circuit is divided into a plurality of parts and integrated, and an integral number of mats are arranged alternately. Semiconductor integrated circuit.
造の1層目に形成される請求項第1項記載の半導体集積
回路。(2) The semiconductor integrated circuit according to claim 1, wherein the power supply line and the ground line are formed in the first layer of a two-layer wiring structure.
スタ、ダイオード、抵抗およびコンデンサより構成され
る請求項第1項記載の半導体集積回路。(3) The semiconductor integrated circuit according to claim 1, wherein the circuit block includes at least a bipolar transistor, a diode, a resistor, and a capacitor.
、且つ半導体チップの一側辺に設けられた第1の供給ラ
インより櫛歯状に延在され、 グランドラインは複数個のマットの他側辺に設けられ、
且つ半導体チップの他側辺に設けられた第2の供給ライ
ンより櫛歯状に延在される請求項第1項記載の半導体集
積回路。(4) The power supply line is provided on one side of the plurality of mats and extends in a comb-like shape from the first supply line provided on one side of the semiconductor chip, and the ground line is provided on one side of the plurality of mats. provided on the other side of the
2. The semiconductor integrated circuit according to claim 1, wherein the second supply line extends in a comb-teeth shape from the second supply line provided on the other side of the semiconductor chip.
マットとマットおよび電子ブロック回路と電子ブロック
回路との配線は、実質的に2層目に形成される請求項第
1項記載の半導体集積回路。(5) The wiring within the mat is substantially formed in the first layer,
2. The semiconductor integrated circuit according to claim 1, wherein the wiring between the mats and between the electronic block circuits is substantially formed in the second layer.
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、前記半導体チップに組み込
まれる複数の機能の異なる電子ブロック回路より構成さ
れた電子回路とを備え、 前記電子回路は、同時に動作しないAMチューナブロッ
ク回路とFMチューナブロック回路とを少なくとも有し
、このAMチューナブロック回路を複数に分割し集積し
たマットと、 前記FMチューナブロック回路を複数に分割し集積した
マットとを交互に配置して成ることを特徴とした半導体
集積回路。(6) A semiconductor chip is formed by dividing a semiconductor chip into a plurality of regions of substantially the same size by arranging a plurality of division lines in the same direction, each of which is a set of power supply lines and ground lines extending adjacent to each other. a mat, and an electronic circuit configured of a plurality of electronic block circuits with different functions incorporated in the semiconductor chip, the electronic circuit having at least an AM tuner block circuit and an FM tuner block circuit that do not operate simultaneously, A semiconductor integrated circuit characterized in that a mat in which the AM tuner block circuit is divided into a plurality of parts and integrated therein, and a mat in which the FM tuner block circuit is divided into a plurality of parts and integrated therein are arranged alternately.
造の1層目に形成される請求項第6項記載の半導体集積
回路。(7) The semiconductor integrated circuit according to claim 6, wherein the power supply line and the ground line are formed in the first layer of a two-layer wiring structure.
スタ、ダイオード、抵抗およびコンデンサより構成され
る請求項第6項記載の半導体集積回路。(8) The semiconductor integrated circuit according to claim 6, wherein the circuit block includes at least a bipolar transistor, a diode, a resistor, and a capacitor.
、且つ半導体チップの一側辺に設けられた第1の供給ラ
インより櫛歯状に延在され、 グランドラインは複数個のマットの他側辺に設けられ、
旦つ半導体チップの他側辺に設けられた第2の供給ライ
ンより櫛歯状に延在される請求項第6項記載の半導体集
積回路。(9) The power supply line is provided on one side of the plurality of mats and extends in a comb-like shape from the first supply line provided on one side of the semiconductor chip, and the ground line is provided on one side of the plurality of mats. provided on the other side of the
7. The semiconductor integrated circuit according to claim 6, wherein each of the second supply lines extends in a comb-teeth shape from the second supply line provided on the other side of the semiconductor chip.
、マットとマットおよび電子ブロック回路と電子ブロッ
ク回路との配線は、実質的に2層目に形成される請求項
第6項記載の半導体集積回路。(10) The wiring within the mat is substantially formed in the first layer, and the wiring between mats and between electronic block circuits is substantially formed in the second layer. The semiconductor integrated circuit described.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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JP20219688A Expired - Fee Related JPH0628289B2 (en) | 1988-06-21 | 1988-08-12 | Semiconductor integrated circuit |
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US11437632B2 (en) | 2019-09-30 | 2022-09-06 | Toyota Jidosha Kabushiki Kaisha | Fuel-cell unit cell |
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1988
- 1988-08-12 JP JP20219688A patent/JPH0628289B2/en not_active Expired - Fee Related
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