JPH0250498B2 - - Google Patents

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JPH0250498B2
JPH0250498B2 JP56119700A JP11970081A JPH0250498B2 JP H0250498 B2 JPH0250498 B2 JP H0250498B2 JP 56119700 A JP56119700 A JP 56119700A JP 11970081 A JP11970081 A JP 11970081A JP H0250498 B2 JPH0250498 B2 JP H0250498B2
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JP
Japan
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address
data
cache memory
memory
address counter
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JP56119700A
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Japanese (ja)
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Masaaki Kobayashi
Shigeru Hashimoto
Takumi Kishino
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 本発明はプロセサ等におけるメモリへのアクセ
スを制御するメモリアクセス制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory access control method for controlling access to memory in a processor or the like.

キヤシユメモリが設けられた処理装置において
は、主記憶の一部の情報は前記キヤシユメモリに
蓄えられている。このキヤシユメモリには高速の
集積回路（IC）が用いられるので、処理速度が
著しく向上する。一般にキヤシユメモリのアクセ
ス時間は、主記憶のアクセス時間より２倍以上速
い。このため主記憶の１サイクルタイム内に、キ
ヤシユメモリへは少くも２回アクセスが可能であ
る。従つてキヤシユメモリ制御部は、処理装置か
ら第１のアドレスデータA1を受けて制御を行つ
たのち、直ちにキヤシユメモリのアドレスカウン
タを歩進させ、その値をA1＋１としておく。次
に処理装置から第２のアドレスデータA2を受け
た際、このA2と前記アドレスカウンタの値（A1
＋１）との比較、判別を行い、もしA2＝（A1＋
１）であれば、キヤシユメモリから直ちにデータ
の読出しが可能となる。すなわちメモリアクセス
の先行制御を行うことができる。 In a processing device equipped with a cache memory, part of the information in the main memory is stored in the cache memory. Since this cache memory uses a high-speed integrated circuit (IC), processing speed is significantly improved. Generally, the access time for cache memory is more than twice as fast as the access time for main memory. Therefore, the cache memory can be accessed at least twice within one cycle time of the main memory. Therefore, after receiving the first address data A 1 from the processing device and performing control, the cache memory control section immediately increments the address counter of the cache memory and sets the value to A 1 +1. Next, when second address data A 2 is received from the processing device, this A 2 and the value of the address counter (A 1
+1), and if A 2 = (A 1 +
1), data can be read immediately from the cache memory. That is, advance control of memory access can be performed.

本発明は上記の点に着目したものであり、キヤ
シユメモリへのアクセスを高速化すると共に、キ
ヤシユメモリに所要データが無い場合の主記憶か
らのデータ取り出しを遅延させることなく主記憶
への不必要なアクセス要求の発生を減少すること
のできるメモリアクセス制御方式の提供を目的と
する。 The present invention focuses on the above-mentioned points, and it speeds up access to the cache memory and eliminates unnecessary access to the main memory without delaying data retrieval from the main memory when the cache memory does not contain the required data. The purpose of the present invention is to provide a memory access control method that can reduce the occurrence of requests.

本発明は、主記憶装置から読み出したデータ
と、該データのアドレス情報を保持するキヤシユ
メモリと、該主記憶装置のアクセス先のアドレス
を保持するアドレスカウンタと、該アドレスカウ
ンタに設定するアドレスを発生する処理装置とを
有し、該キヤシユメモリから該アドレスカウンタ
に保持するアドレスによつて定まる領域を読み出
し、該領域の該アドレス情報によつて識別して、
該アドレスのデータが保持されている場合にヒツ
ト信号を出力する制御手段と、該アドレスカウン
タに設定されているアドレスと該処理装置から発
生されるアドレスとを比較する比較手段と、該ア
ドレスカウンタに保持するアドレスを歩進させる
歩進手段とを設け、該アドレスカウンタに設定し
たアドレスを該歩進手段によつて１だけ歩進さ
せ、該歩進させたアドレスによつて該制御手段を
動作させて、該ヒツト信号が出力された場合に
は、該比較手段によつて一致が検出されることを
条件として、前記制御手段によつて該キヤシユメ
モリから読み出してあるデータを該処理装置に転
送することを特徴とするメモリ制御方式である。 The present invention generates data read from a main memory, a cache memory that holds address information of the data, an address counter that holds an address to access the main memory, and an address to be set in the address counter. a processing device, reads an area determined by the address held in the address counter from the cache memory, identifies the area based on the address information of the area,
a control means for outputting a hit signal when data at the address is held; a comparison means for comparing the address set in the address counter with the address generated from the processing device; an increment means for incrementing the held address, the increment means increments the address set in the address counter by 1, and the control means is operated by the incremented address. and when the hit signal is output, the control means transfers the data read from the cache memory to the processing device on the condition that a match is detected by the comparison means. This is a memory control method characterized by:

以下、本発明を図面によつて説明する。第１図
は本発明の一実施例を説明するブロツク図、第２
図は本発明の一実施例を説明するフローチヤート
であり、１はアドレスカウンタ、２は加算メモ
リ、３はキヤシユメモリ、４，５は比較部、６は
処理装置、７，１３はOR回路、８，９，１２は
AND回路、１０はセツトパルス発生部、１１は
アドレス発生部、１４は読取指令発生部、１５は
レジスタ部、１６は処理部、１７は判別部、１８
は主記憶装置、Ａはアドレスデータ、Ｂは出力信
号、Ｃは読取指令、Ｅ，Ｆは不一致信号、Ｇは加
算済み信号、H1，H2はヒツト信号、Ｓはセツト
信号、ａはアドレス部、a1は上位アドレス、
a1′はアドレスデータ、a2は下位アドレス、ｄは
データ部である。第１図における加算メモリ２
は、アドレスカウンタが加算（＋１）されたこと
を記憶するメモリであり、加算済み信号Ｇは、そ
の加算済み状態を示す信号である。またキヤシユ
メモリ３はアドレス部ａとデータ部ｄとで構成さ
れ、アドレス部ａには、アドレスデータＡの上位
バイトが格納されている。第１図において、最初
（第１の時点）に、アドレスカウンタ内の下位ア
ドレスa2によりキヤシユメモリ３にアクセスし、
アドレス部ａからアドレスデータa1′を読出し、
このa1′と前記アドレスカウンタの上位アドレス
a1との比較を、比較部５で行う。上述のようにア
ドレスa1はアドレスデータＡの上位バイトである
ので、a1とa1′の両者が一致した場合には比較部
５５からヒツト信号H1を発する。このヒツト信
号H1は、キヤシユメモリ３のアドレスa2のデー
タ部ｄより、データd1を読出し、これを処理装置
６へ転送する。データd1はAND回路９、OR回路
１３を経てレジスタ部１５にセツトされる。次に
判別部１７はヒツト信号H1と、加算済み信号Ｇ
とを判別する。すなわち比較部５からヒツト信号
H1が出力され、しかもアドレスカウンタ１が加
算（＋１）済みであれば、判別部１７から出力信
号Ｂを出力する。この出力信号Ｂにより、比較部
４において、アドレスカウンタ１のアドレスa1及
びa2と、このアドレスカウンタ１に次にセツトさ
れるアドレスデータＡとの比較を行う。この両者
が一致したとき、ヒツト信号H2が発せられ、こ
のためキヤシユメモリ内のデータd1が取出され
て、処理装置６へ転送される。データd1はAND
回路８、OR回路１３を経て、レジスタ部１５に
セツトされる。換言すれば、処理装置６からのア
ドレスデータＡをアドレスカウンタ１にセツトし
て、キヤシユメモリ３からデータを読出したの
ち、該アドレスカウンタ１を歩進（プラス１）し
ておく。次に処理装置６から発せられるアドレス
データA2とアドレスデータA1とが一致したので
あるから、直ちにキヤシユメモリ３からデータの
読出しを行うものである。 Hereinafter, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram explaining one embodiment of the present invention, and FIG.
The figure is a flowchart for explaining one embodiment of the present invention, in which 1 is an address counter, 2 is an addition memory, 3 is a cache memory, 4 and 5 are comparison sections, 6 is a processing device, 7 and 13 are OR circuits, and 8 ,9,12 are
AND circuit, 10 is a set pulse generation section, 11 is an address generation section, 14 is a read command generation section, 15 is a register section, 16 is a processing section, 17 is a discrimination section, 18
is the main memory, A is the address data, B is the output signal, C is the read command, E and F are the mismatch signals, G is the added signal, H 1 and H 2 are the hit signals, S is the set signal, and a is the address part, a 1 is the upper address,
a 1 ' is address data, a 2 is a lower address, and d is a data portion. Addition memory 2 in Figure 1
is a memory that stores the fact that the address counter has been added (+1), and the added signal G is a signal that indicates the added state. Further, the cash memory 3 is composed of an address section a and a data section d, and the upper byte of address data A is stored in the address section a. In FIG. 1, first (first time point), the cache memory 3 is accessed by the lower address a2 in the address counter,
Read address data a 1 ' from address part a,
This a 1 ′ and the upper address of the address counter
Comparison with a 1 is performed in comparison section 5. As mentioned above, since the address a 1 is the upper byte of the address data A, if both a 1 and a 1 ' match, the comparing section 55 generates the hit signal H 1 . This hit signal H 1 reads data d 1 from the data section d of address a 2 of the cache memory 3 and transfers it to the processing device 6 . The data d1 is set in the register section 15 via the AND circuit 9 and the OR circuit 13. Next, the determination unit 17 selects the hit signal H1 and the added signal G.
Distinguish between. In other words, the hit signal from the comparator 5
If H 1 is output and the address counter 1 has been incremented (+1), the determination unit 17 outputs an output signal B. Using this output signal B, the comparator 4 compares the addresses a 1 and a 2 of the address counter 1 with the address data A to be set next in the address counter 1 . When the two match, a hit signal H 2 is generated, and therefore the data d 1 in the cache memory is taken out and transferred to the processing device 6. data d 1 is AND
The signal is set in the register section 15 via the circuit 8 and the OR circuit 13. In other words, address data A from the processing device 6 is set in the address counter 1, the data is read from the cache memory 3, and then the address counter 1 is incremented (plus 1). Next, since the address data A 2 issued from the processing device 6 and the address data A 1 match, the data is immediately read from the cache memory 3.

比較部５において、不一致信号Ｅが発せられた
場合には、この不一致信号ＥはOR回路７を経て
セツトパルス発生部をトリガーする。発生された
セツトパルスＳはアドレスカウンタ１に達し、処
理装置６からのアドレスデータＡをセツトする。
一方、不一致信号は処理装置６へ送られ、読取指
令部１４を起動する。このため読取指令Ｃが発せ
られ、主記憶装置１８のデータd2はAND回路１
２、OR回路１３を経て、レジスタ部１５にセツ
トされる。 When the comparison section 5 generates a mismatch signal E, the mismatch signal E passes through the OR circuit 7 and triggers the set pulse generation section. The generated set pulse S reaches the address counter 1 and sets the address data A from the processing device 6.
On the other hand, the mismatch signal is sent to the processing device 6 and activates the reading command section 14. Therefore, a read command C is issued, and data d 2 of the main memory device 18 is sent to the AND circuit 1.
2. The signal is set in the register section 15 via the OR circuit 13.

比較部４において、不一致信号Ｆが発せられた
場合、この信号はOR回路７を経てセツトパルス
発生部をトリガーするので、発生されたセツトパ
ルスＳはアドレスカウンタ１に達し、アドレスデ
ータＡをセツトする。一方、不一致信号Ｆは比較
部５に達して上位アドレスa1とアドレスデータ
a1′との比較を行う。この比較動作は既述と同じ
である。第２図は以上に説明した動作順序を示す
フローチヤートである。 When a mismatch signal F is generated in the comparison section 4, this signal passes through the OR circuit 7 and triggers the set pulse generation section, so that the generated set pulse S reaches the address counter 1 and sets the address data A. On the other hand, the mismatch signal F reaches the comparator 5 and the upper address a1 and address data
Compare with a 1 ′. This comparison operation is the same as described above. FIG. 2 is a flowchart showing the sequence of operations explained above.

即ち、前記のようにアドレスカウンタ１のアド
レスを＋１してキヤシユメモリ３を読み出した結
果について、比較部５から比較結果が出力されて
いるものとして、第２図に示す制御のステツプ２
０で比較部５の出力がヒツト信号H1か不一致信
号Ｅかにより分岐し、ヒツトであればステツプ２
１でキヤシユメモリ３のみのアクセスをし、ステ
ツプ２２で比較部４によるアドレス比較の結果が
一致であれば、ステツプ２３でキヤシユメモリの
データを処理装置６に転送し、ステツプ２４で次
のアドレスについてキヤシユメモリにアクセスす
るためにアドレスカウンタ１を歩進させておく。 That is, regarding the result of reading out the cache memory 3 by incrementing the address of the address counter 1 by 1 as described above, it is assumed that the comparison result is outputted from the comparing section 5, and step 2 of the control shown in FIG.
0, the output of the comparator 5 branches depending on whether it is a hit signal H1 or a mismatch signal E, and if it is a hit, the process goes to step 2.
In step 1, only the cache memory 3 is accessed, and in step 22, if the results of the address comparison by the comparison unit 4 match, the data in the cache memory is transferred to the processing device 6 in step 23, and in step 24, the data in the cache memory is transferred to the cache memory for the next address. Address counter 1 is incremented for access.

ステツプ２２で比較部４の出力が不一致信号の
場合は、キヤシユメモリにあつたデータは別のア
ドレスのデータであるので、ステツプ２５で処理
装置６で発生したアドレスをアドレスカウンタ１
にセツトし、ステツプ２６で主記憶にアクセス開
始し、ステツプ２７で主記憶から読み出したデー
タを受け取りステツプ２４に進む。 If the output of the comparator 4 is a mismatch signal in step 22, the data in the cache memory is data at a different address, so in step 25 the address generated by the processor 6 is transferred to the address counter 1.
In step 26, access to the main memory is started, and in step 27, the data read from the main memory is received, and the process proceeds to step 24.

又最初のステツプ２０で比較部５の出力が不一
致だつた場合は、ステツプ２８に進んで処理装置
６で発生したアドレスをアドレスカウンタ１にセ
ツトし、ステツプ２９で主記憶とキヤシユメモリ
の両方にアクセス開始し、その結果比較部５でヒ
ツト信号が出力された場合は、ステツプ３０から
ステツプ２３に進んで前記のようにキヤシユメモ
リのデータを使用する。又、比較部５で不一致信
号が出た場合には、ステツプ２７に進んで前記の
ように主記憶からのデータを受け取る。 If the outputs of the comparator 5 do not match in the first step 20, the process proceeds to step 28, where the address generated by the processing device 6 is set in the address counter 1, and in step 29, access to both the main memory and the cache memory is started. However, if the comparison section 5 outputs a hit signal, the process proceeds from step 30 to step 23, where the data in the cache memory is used as described above. If the comparator 5 outputs a non-coincidence signal, the process proceeds to step 27 to receive data from the main memory as described above.

以上のように本発明は、連続するアドレスのア
クセスでそのデータがキヤシユメモリにある場合
には、ステツプ２０〜２３によつて所要のデータ
を高速に取得することができ、この場合に主記憶
へのアクセス要求は出ない。その他の場合には主
記憶へのアクセス要求を出す必要があるが、ステ
ツプ２０の判定、又はステツプ２０とステツプ２
２の判定で即時に主記憶アクセスの必要なことを
決定できるので、主記憶アクセス開始の遅延は僅
少であり、従つて、処理装置からのキヤシユメモ
リへのアクセス時間を短縮すると共に、主記憶装
置に対するアクセス要求の輻輳を緩和してシステ
ムの処理効率を著しく向上することができる。 As described above, in the present invention, if the data is in the cache memory by accessing consecutive addresses, the required data can be obtained at high speed through steps 20 to 23, and in this case, the data is accessed from the main memory. No access request is issued. In other cases, it is necessary to issue a request to access the main memory, but it is necessary to issue a request to access the main memory.
Since the need for main memory access can be immediately determined by the judgment in step 2, the delay in starting main memory access is minimal. Therefore, the time required for accessing the cache memory from the processing unit is shortened, and the main memory access time is reduced. The congestion of access requests can be alleviated and the processing efficiency of the system can be significantly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を説明するブロツク
図、第２図は本発明の一実施例を説明するフロー
チヤートであり、図中に用いた符号は次の通であ
る。 １はアドレスカウンタ、２は加算メモリ、３は
キヤシユメモリ、４，５は比較部、６は処理装
置、７，１３はOR回路、８，９，１２はAND回
路、１０はセツトパルス発生部、１１はアドレス
発生部、１４は読取指令発生部、１５はレジスタ
部、１６は処理部、１７は判別部、１８は主記憶
装置、Ａはアドレスデータ、Ｂは出力信号、Ｃは
読取指令、Ｅ，Ｆは不一致信号、Ｇは加算済み信
号、H1，H2はヒツト信号、Ｓはセツト信号、ａ
はアドレス部、a1は上位アドレス、a1′はアドレ
スデータ、a2は下位アドレス、ｄはデータ部を示
す。 FIG. 1 is a block diagram for explaining one embodiment of the present invention, and FIG. 2 is a flowchart for explaining one embodiment of the present invention. Reference symbols used in the figures are as follows. 1 is an address counter, 2 is an addition memory, 3 is a cache memory, 4 and 5 are comparison sections, 6 is a processing unit, 7 and 13 are OR circuits, 8, 9, and 12 are AND circuits, 10 is a set pulse generation section, and 11 is a Address generation section, 14 is a read command generation section, 15 is a register section, 16 is a processing section, 17 is a discrimination section, 18 is a main storage device, A is address data, B is an output signal, C is a read command, E, F is a mismatch signal, G is an added signal, H 1 and H 2 are hit signals, S is a set signal, a
is an address part, a 1 is an upper address, a 1 ' is address data, a 2 is a lower address, and d is a data part.

Claims (1)

【特許請求の範囲】 １ 主記憶装置から読み出したデータと、該デー
タのアドレス情報を保持するキヤシユメモリと、
該主記憶装置のアクセス先のアドレスを保持する
アドレスカウンタと、該アドレスカウンタに設定
するアドレスを発生する処理装置とを有し、 該キヤシユメモリから該アドレスカウンタに保
持するアドレスによつて定まる領域を読み出し、
該領域の該アドレス情報によつて識別して、該ア
ドレスのデータが保持されている場合にヒツト信
号を出力する制御手段と、 該アドレスカウンタに設定されているアドレス
と該処理装置から発生されるアドレスとを比較す
る比較手段と、 該アドレスカウンタに保持するアドレスを歩進
させる歩進手段とを設け、 該アドレスカウンタに設定したアドレスを該歩
進手段によつて１だけ歩進させ、該歩進させたア
ドレスによつて該制御手段を動作させて、該ヒツ
ト信号が出力された場合には、 該比較手段によつて一致が検出されることを条
件として、前記制御手段によつて該キヤシユメモ
リから続み出してあるデータを該処理装置に転送
することを特徴とするメモリアクセス制御方式。[Claims] 1. A cache memory that holds data read from a main storage device and address information of the data;
It has an address counter that holds an access destination address of the main storage device, and a processing device that generates an address to be set in the address counter, and reads an area determined by the address held in the address counter from the cache memory. ,
control means for identifying based on the address information of the area and outputting a hit signal when data at the address is held; and an increment means for incrementing the address held in the address counter, the increment means incrementing the address set in the address counter by 1, and When the control means is operated in accordance with the advanced address and the hit signal is output, the control means operates the cache memory on the condition that a match is detected by the comparison means. 1. A memory access control method characterized in that data successively retrieved from a memory is transferred to the processing device.
JP56119700A 1981-07-30 1981-07-30 Memory access controlling system Granted JPS5819785A (en)

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JPS5819785A JPS5819785A (en) 1983-02-04
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Families Citing this family (1)

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JPS61258063A (en) * 1985-05-07 1986-11-15 日本染色機械株式会社 Apparatus for treating long fiber product

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