JPH0250481A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0250481A JPH0250481A JP20158688A JP20158688A JPH0250481A JP H0250481 A JPH0250481 A JP H0250481A JP 20158688 A JP20158688 A JP 20158688A JP 20158688 A JP20158688 A JP 20158688A JP H0250481 A JPH0250481 A JP H0250481A
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- Japan
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中高耐圧ＭＯ８型トランジスタに関し、特に
低濃度不純物層と高濃度不純物層からなるドレイン領域
の構造の半導体装置に関する。
低濃度不純物層と高濃度不純物層からなるドレイン領域
の構造の半導体装置に関する。
第２図は、従来例を説明するための中高耐圧ＭＯ８型ト
ランジスタの断面図である。第２図に示すように、例え
ばＮチャンネルトランジスタについては、ドレインをＮ
型の低濃度不純物層２と高濃度不純物層５から形成し、
ゲート電極７と高濃度不純物層５の間には、膜厚の厚い
フィールド酸化膜３を介していた。このようにＮ型高濃
度不純物層５をフィールド酸化膜３によりゲート電極７
から隔て、さらに低濃度不純物層２の濃度をコントロー
ルすることによりゲート酸化膜の破壊防止及びゲート・
ドレイン間のＭＯＳ）ランジスタのオフ耐圧をゲートの
絶縁破壊電圧以上に上げることが可能となった。
ランジスタの断面図である。第２図に示すように、例え
ばＮチャンネルトランジスタについては、ドレインをＮ
型の低濃度不純物層２と高濃度不純物層５から形成し、
ゲート電極７と高濃度不純物層５の間には、膜厚の厚い
フィールド酸化膜３を介していた。このようにＮ型高濃
度不純物層５をフィールド酸化膜３によりゲート電極７
から隔て、さらに低濃度不純物層２の濃度をコントロー
ルすることによりゲート酸化膜の破壊防止及びゲート・
ドレイン間のＭＯＳ）ランジスタのオフ耐圧をゲートの
絶縁破壊電圧以上に上げることが可能となった。
上述した従来の中高耐圧ＭＯ８型トランジスタは、ゲー
ト電極７からＮ型高濃度不純物層５０間に膜厚の厚いフ
ィールド酸化膜３を介し、さらにＮ型低濃度不純物層２
でチャンネル七領域と高濃度ドレイン不純物層が結合さ
れており、トランジスタのオフ耐圧の向上は可能であっ
たものの、ゲート・ドレイン間にＮ型低濃度不純物層２
が存在するため、その間の寄生抵抗が大きくなり、オン
電流が非常に低くなってしまうという欠点を有している
。さらに、特にＬＳＩの出力トランジスタとして用いる
時には、所望の電流量に対しては、トランジスタ幅を大
きくして対処する必要があり、チップサイズの増加とい
う問題も生じる。
ト電極７からＮ型高濃度不純物層５０間に膜厚の厚いフ
ィールド酸化膜３を介し、さらにＮ型低濃度不純物層２
でチャンネル七領域と高濃度ドレイン不純物層が結合さ
れており、トランジスタのオフ耐圧の向上は可能であっ
たものの、ゲート・ドレイン間にＮ型低濃度不純物層２
が存在するため、その間の寄生抵抗が大きくなり、オン
電流が非常に低くなってしまうという欠点を有している
。さらに、特にＬＳＩの出力トランジスタとして用いる
時には、所望の電流量に対しては、トランジスタ幅を大
きくして対処する必要があり、チップサイズの増加とい
う問題も生じる。
本発明の目的は、トランジスタのオフ耐圧を確保しなが
ら、ゲート・ドレイン間の寄生抵抗を低減し、駆動能力
の大きな中高耐圧ＭＯ８）ランジスタを含む半導体装置
を提供することにある。
ら、ゲート・ドレイン間の寄生抵抗を低減し、駆動能力
の大きな中高耐圧ＭＯ８）ランジスタを含む半導体装置
を提供することにある。
本発明の半導体装置は、ドレイン領域が高濃度不純物層
と前記高濃度不純物層を取り囲んでいる低濃度不純物層
とで構成された半導体装置において、前記低濃度不純物
層中に埋込み絶縁層が設けられ、前記高濃度不純物層は
前記埋込み絶縁層下部に設けられ、前記埋込み絶縁層中
に前記高濃度不純物層のための引き出し電極が設けられ
て構成される。
と前記高濃度不純物層を取り囲んでいる低濃度不純物層
とで構成された半導体装置において、前記低濃度不純物
層中に埋込み絶縁層が設けられ、前記高濃度不純物層は
前記埋込み絶縁層下部に設けられ、前記埋込み絶縁層中
に前記高濃度不純物層のための引き出し電極が設けられ
て構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）は、本発明の一実施例を説明するための半
導体チップの断面図であり、第１図（ｂ）は第１図（ａ
）に示した実施例の層間絶縁膜及びコンタクトホールを
形成する前の半導体チップの平面図である。第１図に示
すように、Ｎ型低濃度不純物層２の中に埋込み酸化膜６
と、埋込み酸化膜６下部のＮ型高濃度不純物層５と、埋
込み多結晶シリコン８によりドレインが形成されている
。ゲート電極７とＮ型高濃度不純物層５０間は、埋込み
酸化膜６で隔てられており、これによりゲート・ドレイ
ン間のＭＯＳトランジスタのオフ耐圧を保つことができ
る。またＮ型高濃度不純物層５は埋込み多結晶シリコン
８によりアルミニウム電極９に引き出されており、ソー
ス・ドレイン間の寄生抵抗値を最小限におさえ、より電
流駆動能力を向上させている。
導体チップの断面図であり、第１図（ｂ）は第１図（ａ
）に示した実施例の層間絶縁膜及びコンタクトホールを
形成する前の半導体チップの平面図である。第１図に示
すように、Ｎ型低濃度不純物層２の中に埋込み酸化膜６
と、埋込み酸化膜６下部のＮ型高濃度不純物層５と、埋
込み多結晶シリコン８によりドレインが形成されている
。ゲート電極７とＮ型高濃度不純物層５０間は、埋込み
酸化膜６で隔てられており、これによりゲート・ドレイ
ン間のＭＯＳトランジスタのオフ耐圧を保つことができ
る。またＮ型高濃度不純物層５は埋込み多結晶シリコン
８によりアルミニウム電極９に引き出されており、ソー
ス・ドレイン間の寄生抵抗値を最小限におさえ、より電
流駆動能力を向上させている。
以下、本発明の中高耐圧ＭＯ３型トランジスタの製造方
法を工程順に説明する。例えば、Ｐ型シリコン基板ｌに
Ｎ型の低濃度不純物層２をリンのイオン注入及び熱処理
により形成し、次に埋込みシリコン酸化膜６及びＮ型高
濃度不純物層５を形成のため、シリコンのエツチング及
びヒ素のイオン注入を行なう。次にＣＶＤ法により酸化
膜６の成長及びエッチバック技術により上部が平坦な埋
込み酸化膜６を形成する。次に、埋込み多結晶シリコン
８を形成するために、埋込み酸化膜６の一部領域をエツ
チングする。次にＣＶＤ法によりＮ型不純物をドープし
ながら多結晶シリコンを成長し、エッチバック技術によ
り上部が平坦な埋込み多結晶シリコン８を形成する。こ
の後、通常の選択酸化法によりフィールド酸化膜３の形
成、そしてゲートの電極７の形成、そしてソース領域４
をイオン注入により形成し、層間絶縁膜ｌＯの形成を行
ない、コンタクトホール開孔後、アルミニウム電極９を
形成することにより中高耐圧ＭＯＳ型Ｎ−ｃｈ）ランジ
スタが実現できる。
法を工程順に説明する。例えば、Ｐ型シリコン基板ｌに
Ｎ型の低濃度不純物層２をリンのイオン注入及び熱処理
により形成し、次に埋込みシリコン酸化膜６及びＮ型高
濃度不純物層５を形成のため、シリコンのエツチング及
びヒ素のイオン注入を行なう。次にＣＶＤ法により酸化
膜６の成長及びエッチバック技術により上部が平坦な埋
込み酸化膜６を形成する。次に、埋込み多結晶シリコン
８を形成するために、埋込み酸化膜６の一部領域をエツ
チングする。次にＣＶＤ法によりＮ型不純物をドープし
ながら多結晶シリコンを成長し、エッチバック技術によ
り上部が平坦な埋込み多結晶シリコン８を形成する。こ
の後、通常の選択酸化法によりフィールド酸化膜３の形
成、そしてゲートの電極７の形成、そしてソース領域４
をイオン注入により形成し、層間絶縁膜ｌＯの形成を行
ない、コンタクトホール開孔後、アルミニウム電極９を
形成することにより中高耐圧ＭＯＳ型Ｎ−ｃｈ）ランジ
スタが実現できる。
本実施例では、ＮチャンネルＭＯ８型トランジスタを例
に説明したが、ＰチャネルＭＯ８型トランジスタについ
ても同様の効果を得ることができる。
に説明したが、ＰチャネルＭＯ８型トランジスタについ
ても同様の効果を得ることができる。
以上説明したように本発明は、Ｎ形低濃度不純物層２の
中に埋込み酸化膜６と、埋込み酸化膜６下部のＮ型高濃
度不純物層５と、埋込み多結晶シリコン８によりドレイ
ンを構成することによりトランジスタのオフ耐圧を確保
しながら、さらに高耐圧化したことによるオン電流の低
下を、埋込み酸化膜６下部に設けたＮ型高濃度不純物層
５とＮ型不純物を高濃度にドープした埋込多結晶シリコ
ンによりゲート・ドレイン間の寄生抵抗を最小限にとど
めることで、おさえることが可能となり、駆動能力のよ
り大きな中高耐圧ＭＯ３型トランジスタを実現できる効
果がある。
中に埋込み酸化膜６と、埋込み酸化膜６下部のＮ型高濃
度不純物層５と、埋込み多結晶シリコン８によりドレイ
ンを構成することによりトランジスタのオフ耐圧を確保
しながら、さらに高耐圧化したことによるオン電流の低
下を、埋込み酸化膜６下部に設けたＮ型高濃度不純物層
５とＮ型不純物を高濃度にドープした埋込多結晶シリコ
ンによりゲート・ドレイン間の寄生抵抗を最小限にとど
めることで、おさえることが可能となり、駆動能力のよ
り大きな中高耐圧ＭＯ３型トランジスタを実現できる効
果がある。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例を説明するための中高
耐圧ＭＯ３型トランジスタの断面図、第１図（ｂ）は第
１図（ａ）の平面図、第２図は従来例を説明するための
中高耐圧ＭＯ８型トランジスタの断面図である。 ｌ・・・・・・Ｐ型基板、２・・・・・・Ｎ型低濃度不
純物層、３・・・・・・フィールド酸化膜、４・・・・
・・ソース領域、５・・・・・・Ｎ型高濃度不純物層、
６・・・・・・埋込み酸化膜、７・・・・・・ゲート電
極、訃・・・・・埋込み多結晶シリコン、９・・・・・
・アルミニウム電極、１０・・・・・・層間絶縁膜。 代理人 弁理士 内 原 晋 第１
耐圧ＭＯ３型トランジスタの断面図、第１図（ｂ）は第
１図（ａ）の平面図、第２図は従来例を説明するための
中高耐圧ＭＯ８型トランジスタの断面図である。 ｌ・・・・・・Ｐ型基板、２・・・・・・Ｎ型低濃度不
純物層、３・・・・・・フィールド酸化膜、４・・・・
・・ソース領域、５・・・・・・Ｎ型高濃度不純物層、
６・・・・・・埋込み酸化膜、７・・・・・・ゲート電
極、訃・・・・・埋込み多結晶シリコン、９・・・・・
・アルミニウム電極、１０・・・・・・層間絶縁膜。 代理人 弁理士 内 原 晋 第１
Claims (1)
- ドレイン領域が高濃度不純物層と前記高濃度不純物層を
取り囲んでなる低濃度不純物層とで構成された半導体装
置において、前記低濃度不純物層中に埋込み絶縁層が設
けられ、前記高濃度不純物層は前記埋込み絶縁層下部に
設けられ、前記埋込み絶縁層中に前記高濃度不純物層の
ための引き出し電極が設けられていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20158688A JPH0250481A (ja) | 1988-08-11 | 1988-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20158688A JPH0250481A (ja) | 1988-08-11 | 1988-08-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250481A true JPH0250481A (ja) | 1990-02-20 |
Family
ID=16443513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20158688A Pending JPH0250481A (ja) | 1988-08-11 | 1988-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06108976A (ja) * | 1992-09-29 | 1994-04-19 | Nippondenso Co Ltd | アクチュエータ並列駆動装置 |
-
1988
- 1988-08-11 JP JP20158688A patent/JPH0250481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06108976A (ja) * | 1992-09-29 | 1994-04-19 | Nippondenso Co Ltd | アクチュエータ並列駆動装置 |
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