JPH02504335A - Ｖｌｓｉチップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＶＬＳＩチップ ア１７．に、エルディン及びモハメッド、■、エルマスリー著の論文ｒＶＬｓＩ ／モリ用の新規なＪＣＭＯＳダイナミックＲＡＭセルＪ　（１９８５年６月出り のＩＥＥＥソリッドステート回路ジャーナルの５Ｃ−２０＠第３号）には、ＶＬ ＳＩダイナミックＲＡ１１集積チップの中の成分として用いられるメモリセルの 構造及び作動について述べられている。そこに述べられているセルはＪＣＭＯＳ メモリセルとして知られるようになってきた。

どんな種類のメモリセルが用いられるかには関係無く、低い全電力消費及び高い 作動速度のために、このＶＬＳ！チップの上に、相補ＩＧＦＥＴ　（又はＣＭＯ Ｓ）技術を用いることが好ましい。

ＪＣＭＯＳセルは従来のＣＭＯＳ技術と物理的に互換性である。チップ上に相補 対のＩＧＦＥＴを形成するのに必要な拡散の種類及び深さも又、ＪＣＭＯＳメモ リセルを製造するのに適切である。それ故、ＶＬＳＩチップの設計者はＪＣＭＯ Ｓメモリセルの使用を好むが、何となれば確立されたＣＭＯＳ技術と比較してＪ ＣＭＯＳセルは製造段階においてより多くの複雑さの必要性を課することがない からである。

斯くして、ＪＣＭＯＳセルは物理的又は製造的観点から見るとＣＭＯＳ技術と互 換性がある。しかしながら、同一チップ上にＪＣＭＯＳセル及び相補対のＴＧＦ ＥＴを提供することを希望チップ設計者には他の問題が直面している０本発明は 、これらの他の問題を認識及び軽減することに関する。

ここで本発明を導入し添付図面に基づいて説明することにするが、これらの図面 において、 第１図は、ＪＣＭＯＳメモリセルの図であり、第２図は、ＪＣＭＯＳセルの電気 回路図であり、第３Ａ図及び３Ｂ図は、接続線を示すチップ上のＪＣＭＯＳメモ リ接続の配列の同じ図であり、各々、書込み及び読出し操作期間中のこれらの線 上の電圧を示し、 第４図は、検知増幅器に接続されたＪＣ？ｌＯ５接続の列を示し、第５図は、共 通基板上に形成された２つのＪＣＭＯＳメモリセル及び相補対のＩＧＦＥＴを示 す断面図であり、第６図は、物理的バリヤによって互いに分離されたＪＣＭＯＳ セルの配列の本発明を実施する実用的配置の平面図であり、第７図は、第６図の 線７−７についての断面図であり、第８図は、第６図のｗＡ８−８についての断 面図であり、第９図は、本発明を実施する構成である島拡散に形成されているＪ ＣＭＯＳセルの断面図であり、 第１０図は、各層が各々の島拡散にある諸対のＪＣＭＯＳセルを示し、 第１１図は、共通基板に形成された相補対のＩＧＦＥＴ及びＪＣＭＯＳメモリセ ルを示し、 及び、第１２図は、基板全体にＪＣＭＯＳセル及び相補対のＩＧＦＥＴを形成す る好ましい方法を示す。

第１図は、１つのＪＣＭＯＳセルの物理的配置の図である。このセルは、ｎ＋ソ ース３４及びｎ＋ドレイン３６が中に拡散されるｐ−基板３７を示す、ｎ拡散層 ３５はソースとドレインとの間にチャンネルを構成し、Ｐ拡散層３２が上にかぶ されている。

酸化物３１の層（又は、他の絶縁体）が層３２の上にかぶされており、金属（又 は、だの導電体）のゲート又はプレート３０がその上に乗っている。

ＪＣＭＯＳセルの等価回路図が第２図に示されている。

領域３０．３１．３２は、セルが「０」又は「１」のどちらかを記憶するかに応 じて、電荷を保持するかあるいはしないコンデンサを構成する。

領域３２．３５．３７は、オンに成った時に、電荷をこのコンデンサに蓄積する かこのコンデンサから除去せしめるバイポーラトランジスタを構成する。

したがって、このバイポーラトランジスタをオンにすると、書込み操作がセルに 実施される。

領域３４．３５．３６は、ｎ−チャンネル接合電界効果トランジスタを構成する 。このＪＰＥＴのゲートはこのコンデンサの底プレート３２を含む。このＪＰＥ Ｔは、このコンデンサが充電されているか否かに応じて、導通又は導通しないよ うに構成されている。読出し操作は、ＪＰＥＴのソース３４とドレイン３６との 間に電位を通用し且つ電流がＪＦＥＴのチャンネル３５を流れるか否かを検知す ることによって実施される。

（ＪＣＭＯＳセル上の読出し操作は、コンデンサの状態が読出し操作の期間中及 び後にも変化しないという点において、非破壊的である。） 各セルは、第２図に示されるように、３つの線、即ち、書込み・ビット・ライン ５８、ワード・ライン５０及び読出し・ビット第３Ａ図及び３Ｂ図は、チップ上 に共に配列されている諸セルのいくつかを示している。ビット・ラインは、これ らのセルを列７５．７６．７８．７９状に接続しており、ワード・ラインは、セ ルを行７１．７２．７３状に接続している。

第３Ａ図は、読出し作業中のこれらの線上の電圧を示す、第３Ｂ図は、書込み操 作中の同じものを示す、セルフ４は、両者の場合の「選択された」セルである。

読出し・ビット・ライン５３は、読出し操作中、検知器、即ち検知増幅器に接続 される。選択されたＪＣＭＯＳセル中の、１ＴＦＥＴは、セルの記憶状態に応じ て、特定の読出し・ビット・ラインを通して各々の検知増幅器に電圧を導通せし め又は導通せしめない。

第４図は、読出し・ビット・ライン５３によって画成された列の検知増幅器の配 置を示す。

各検知増幅器９０は、相補対の絶縁ゲート電界効果トランジスタ９２．９３を含 む。チップに拡散される時のこれらのトランジスタの物理的配置が第５図に示さ れている。トランジスタ９２は、Ｐ−チャンネルＩＧＦＥＴであり、トランジス タ９３は、ｎ−チャンネルＩＧＦＥＴである。第５図には又、これらの２つのメ モリセルの２つが示されており、それらの一方は「選択された」セルフ４であり 、他方は行７８からの隣接のセルである。

従来のＣ？ｌＯ３操作は、（Ｐ−基板８０の場合の）基板が、以下の理由に困り 、チップの最も負の領域であることを必要とする。

ｎチャンネルＩＣＦＥＴ９３において、ソース８９及びドレイン８７拡散は、基 板８０に対して負に成ることが出来ないが、何となれば、これが起きると拡散８ ７．８９が基板８０に対して順方向バイアスになって、その近辺の他の全ての拡 散がこの基板に対して逆方向バイアスになるからであり、これは順方向バイアス をかけられた拡散の存在によって即座に寄生バイポーラトランジスタ作用が生じ るようにするためである。

ｐチャンネルＩＧＦＥＴ　９２においては、ｎ−ウェル８６は、同様の理由に困 り基板８０に対して負に成ってはならない、同様にして、ｐ　−ＩＧＦＥＴ　９ ２のソース８４及びドレイン８５を含むｐ−拡散はｎ−ウェル８６に対して正に 成ってはならない。

ＣＭＯＳ技術は通常、これらのｐ−ｎ接合のどれも順方向バイアスをかけられな いことを要求する。　ｃ１１ｏｓ技術において、Ｐ型基板がアース電圧に置かれ る場合、設計者は、これらの拡散が正である電圧のみに接続され得るように考慮 しなければならない。

ＶＬＳＩメモリチップの設計に関する限り、ＣＭＯＳ技術の使用が事実上必須に なるが、何となれば設計者は相補対のＩＧＦＥＴの非常に小さなエネルギ散逸特 性を必要とするからである。

しかしながら、ＪＣＭＯＳメモリセルは、書込み操作の期間中、負電圧（即ち、 Ｐ−基板に対して負）がワード・ライン５０を経由して選択されたセルフ４のソ ース３４に接続されることを必要とする。セルのバイポーラトランジスタをオン にして、コンデンサを充放電せしめるのはこの負電圧である。この選択されたセ ル（及び同じワード・ライン上の他の全てのセル）のソース３４はそれ故、書込 み操作の期間中（接地）基板３７に対して順方向バイアスをかけられる。

斯くして、ＪＭＯＳセルは、ＣＭＯＳ技術と物理的に互換性であるが、電気的に は非互換性であると考慮され得る。　ＪＭＯＳセルにおける書込み操作の期間中 、その近辺に如何なる逆方向バイアスｎ−□拡散が存在する場合、寄生バイポー ラトランジスタ作用が即座に生じ、そして、事実、ＣＭＯ５対のＩＧＦＥＴには 多くの斯かる逆方向バイアスｎ−拡散が存在することはもちろんであり、このｎ −拡散は逆方向バイアス領域から放出された電子に対してコレクタとして作用す る。

ｎ型ソース３４が順方向バイアスをかけられている時、寄生シリコン制御整流器 作用も生じ得ることが、第５図から分かる。

これは、以下の４つの領域、即ち、ｎ型ソース３４、Ｐ−基板３７、並びにＰ− チャンネルＩＧＦＥＴ９２のｎ−ウェル８６及びＰ型ソース３４拡散９６の間に 生じる。斯かる寄生ＳＣＲ作用は、それが生じた場合、一旦確立されたＳＣＲ導 通がチップにラップされてしまうという点で、チップに対して破滅的となり得る 。再び、このＳＣＲラッチアップの可能性はＪＭＯＳセルがＣＭＯＳ技術と互換 性があることを示すように見えよう。

唯１つの特定のワード・ライン５０が書込み操作の期間中、負に設定されること も銘記すべきである。他方のワード・ライン３９．５１は書込みの期間中食て正 に設定される。それ故、選択されたワード・ライン５０上のセルのソースが逆方 向バイアスをかけられていても、選択されたワード・ラインに直接隣接するワー ド・ライン３９．５１上のセルを含む他の全てのセルのソースは全て逆方向バイ アスをかけられる。再び、寄生トランジスタ作用が予想される。

本発明は、ＪＣＭＯＳセルが、これらの指示に反して、ＣＭＯＳ相補対状に配置 されているＩＧＦＥＴと同じチップに組み込むことが出来るという認識に関連す る。

本発明において、このチップには、各ＪＣＭＯＳセルの各々のソース拡散（！ｐ ち、各々のワード・ラインに接続された拡散）を、上記拡散がチップの（反対極 性を有し且つ上記ソース拡散に隣接している拡散である）第２拡散に対して順方 向バイアスしている時に、上記第２拡散に隣接し且つこれに対して逆方向バイア スをかけられているチップ上の全ての拡散から電気的に絶縁するための手段が配 設されている。

本発明において、ＪＣＭＯＳセルソース間に物理的バリヤ即ち、絶縁材料のバリ ヤを課すことにより、これらのＪＣＭＯＳセルソースを電気的に互いに絶縁する ことが出来ることが認識される。

また、各々の島拡散に、電気的に浮遊せしめられるＪＣＭＯＳセル及びＣＭＯＳ 　ＩＧＦＥＴを形成することによって、所要の絶縁を達成でき得ることもｖ！、 識される。

逆方向バイアスソースを絶縁するこれらの方法は両方共、ここで更に詳細に述べ られよう。

最初に述べられるのは、ＪＣ１’ｌＯＳセルのソースを絶縁するための「物理的 バリヤ」である、第６図は、ＪＣＭＯＳメモリセルの配列の一部を示すチップの 平断面図である。任意の一つのワード・ライン５０上のソース５．６．７．８は 、絶縁体１０によって、他方のワード・ライン３９．５１上のソース４５．４６ ．４７．４８．６５．６６．６７．６８から全て絶縁される。

第７図は、第６図の線７−７に沿った断面図であり、第８図は、第６図の線８− ８に沿った断面図である。絶縁体１ｏは、ソース分離溝１９を含んでおり、これ らの溝１９は、チップのシリコンの深さまで切削（即ち、エツチング）されるか 、あるいハ他の方法によって形成される。これらの溝には、絶縁酸化体の皮膜１ ８が並べられている。溝１９には、例えば、ポリシリコンの充填材１７が充填さ れている。充填材１７は、充填材が導電性か否かは重要ではなく、唯、物理的強 度のためにある。

溝１９は、チップの材質の中に深く形成されるべきである。この溝は、少なくと もソース拡散程度に深いか、好ましくはソース拡散よりも深くすべきである。順 方向バイアスソース５．６．７．８によって発生された電子又は孔が逆方向バイ アス領域の方向に直線的に直接移動できる場合にのみ、これらの電子又は孔は逆 方向バイアス領域４５．４６．４７．４８．６５．６６．６７．６８に達し得る とみなされ得る。斯くして、溝１９が深くなれば深くなるほど、電子又は孔が逆 方向バイアス領域に達するのに通らなければならない経路が湾曲する。

第６図に図示されているようなセルの配置はチップ上のセルの充填密度に関して 非常に効率的であることが銘記され得る。

この図面は実際に、これらの成分を、互いに相対的に実質的に適正な尺度で示し ており、本図面から、セルの領域を多数の正方形単位の領域から成るものとして 言及することは有意義であることが分かる。第６図は、ワード・ラインに平行な 方向の１４個の平方形に４個のセルＡ　、Ｂ　、Ｃ、Ｄを示し、且つＲＥＡＤ− 及び書込み・ビット・ラインの方向の１０個の平方形に５個のセルＪＪ。

Ｌ　、Ｍ　、Ｎを示している。各セルは従って、７個の平方形のみの領域を必要 とし、この領域は、空間を非常に効率に利用する。

ＪＣＭＯＳセルのドレイン６９は、各々の読出し・ビット・ライン５２．５３． ５４によって、第６図に図示されるように、互いに行状に接続されている。読出 し・ビット・ライン自体は、ｎ＋拡散を含んでいる。隣接している読出し・ビッ ト・ライン５２．５３は、電気的に絶縁されていなければならず、絶縁溝１００ も又、斯かる目的に用いられる。隣接している読出し・ライン５２．５３は実際 、１つの単位領域として拡散され、この単位領域は次に、ドレイン分離溝１００ によって２つの読出し・ラインに分割される。

ソース５．６も又、１つの単位拡散として形成され得るが、この単位拡散は次に 、ソース分離溝１９によって個別のソースに分解される。

ここでＪＣ？ＩＯＳセルの順方向バイアスソースを分離するための代替手段、即 ち「島拡散」手段について述べられよう。

第９図は、Ｐ型材料の島拡散９７上に形成されているＪＣ１’ｌＯＳメモリセル を図示しており、チップの基板９９の全体は、ｎ型材料から成っている。

第１０図は、その中に２つの隣接している対のＪＣＭＯＳセルが配置されている チップの一部分を図示している。ここで、各層のセルは、ｐ型材料から成る基板 全体ではなく、Ｐ型材料から成る個々のウェル９７．９８の中に存在する。この 場合、セル基板９７は、この時点ではチップの基板９９の全体と一体となっては いない、基板９９自体は、ｎ型材料から成っている。ここで、書込み操作の期間 中、選択された列５０におけるセルの順方向バイアスソースと近くの選択されな い列３９．５１におけるセルの逆方向バイアスソースとの間には、寄生バイポー ラ経路が存在しない。

しかしながら、この場合には、別の問題が生じる。第１１図は、第１０図に図示 されているのと同じｎ−基板９９に形成されているＰ−チャンネルＩＧＦＥＴ２ ９を図示している。　ＩＧＦＥＴ２９のｐ型ソース２７及びドレイン２８は、ｎ −基板９９に対して順方向バイアスをかけられないようになっているが、これは 、ｎ−基板９９がチップ上の最も正の電圧に接続されなければならないようにす るためであるｏｎ−基板９９がそれ故ＪＣＭＯＳセルのＰ−ウェル９７より正と なっているという事実は、ｐ−ウェル９７が基板９９に対して逆方向バイアスを かけられていることを意味する。したがって、寄生バイポーラ作用は、書込み操 作の期間中、ｎ−基板９９、メ１０リセルのＰ−ウェル９７、セモリセルのｎ− ソース５．６との間に生じる。

本発明において、ｎ−基板９９を電気的に浮遊せしめることにより、即ち基板９ ９をアースにも他の如何なる電圧レベルにも接続しないことにより、今述べられ た寄生バイポーラ作用を防止し得ることが認識される。。

しかしながら、ＪＣＭＯＳセルが接地ｐ−ウェル９７に形成され且つｎ−基板９ ９が電気的に浮遊せしめられる場合、更なる問題が生じ、この問題は第１１図か ら分かり得る。この問題は、浮遊基板９９によって、以下の領域の間に、即ち、 正の電圧に置かれているＩＧＦＥＴ２９のｐ型ソース２７、浮遊ｎ型基板９９、 接地Ｐ−ウェル９７、書込み操作の期間中、負の電圧に置かれているＪＣ？ｌＯ Ｓセルのｎ型ソース５．６との間に、ＳＣＲラッチアップ経路が存在することが 可能になることである。

本発明において、ｎ型材料のウェル２６にｐ−チャンネルＩＧＦＥＴ２９を形成 することにより且つこのウェル２６をＰ型材料のより深いウェル２５によって包 囲することによって、この寄生ＳＣＲ作用を防止し得ることが認識される。ｎ− ウェル２６は、最も正に設定できるが、これはＣＭＯＳ技術と互換性がある。こ の深いｐ−ウェル２５は、ｎ−基板９９と同様に電気的に浮遊せしめられる。

この時点では、Ｐ−ＩＧＦＥＴのソースが正であり且つＪＣ？ｌＯＳＣＭＯＳ技 術である時の書込み操作の期間中にも、他の如何なる時点においても、チップ上 には、ＳＣＲ経路が存在しない。

本明細書において「物理的バリヤ」手段及び「島拡散」手段と呼ばれる、述べら れたこれら２つの手段によって、寄生バイポーラ作用の危険もＳＣＲランチアン プの危険もなく、ＪＣ？ｌＯＳメモリセルを相補対に配置されているＩＧＦＥＴ と同じチップ上に配設し得る。「物理的バリヤ１手段では、放出される電子／孔 がこれらの溝の回りあるいは溝を通る道を見つける機会がわずかであるという点 において、この「島拡散」手段はより信頼性が高い、この「島拡散」は、実際、 全ての不要バイポーラエミッタを削除するのに有効である。

本発明に係るチップを構成する際、材料のｎ型及びＰ型極性は反転され得る。

淫婁を内容に変更なし） ｆｆ冨（ド１ｔｒｌ＋クーノー−Ｖ／ 手続補正書（扶 １．事件の表示 ＰＣＴ／ＧＢ８８１００３４８ ２、発明の名称 ＶＬＳＩチップ ３、補正をする者 名　称　　ユニバーシティ・オブ・ウォータルー（外１名）４、代理人 住　所　　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 ５、補正命令の日付　　平成　２年　８月　７日　（発送旧）６、補正の対象 （１）出願人の住所、氏名、代表貴名、国籍及発明者の住所、氏名を正確に記載 した国内書面 国際調査報告 ｍ−ｍ５−１Ａｅ、ａ＋ｍｍ　ＰＣＴ／ＧＢ　εＩｔ１０Ｃ３４Ｂ国際調査報告

Claims (10)

【特許請求の範囲】
1. １．集積回路チップにおいて、 上記チップが多数のワンビットメモリセルを含むこと、各セルが各々の接合ゲー ト電界効果トランジスタ（ＪＦＥＴ）、各々のバイポーラトランジスタ、及び各 々のコンデンサを含むこと、 平面図において、上記ＪＦＥＴが各々のゲートを含み、このゲートが各々のソー スと各々のドレインとの間に狭まれていること、上記チップが又、相補対に配置 された絶縁ゲート電界効果トランジスタ（９２、９３）を含むこと、上記チップ が上記セルの通常の作動の期間中、１つの斯かるメモリセルのＪＦＥＴのソース を順方向バイアス状態に入らしめるための手段を含み、この順方向バイアス状態 において、上記ソースは上記１つのセルがその上に直接形成されているセル基板 （９７、３７）に対して順方向バイアスをかけられること、上記チップが、上記 １つのセルのソース（５）が上記順方向バイアス状態にある時、上記チップ上の 他のセルのソース（６５）が上記１つのセルのセル基板に対して順方向バイアス をかけられないように防止するための手段を含むこと、その各々のセル基板に対 する上記順方向バイアス状態に入ることが出来る上記チップ上の各セルに各々の ソース分離手段（９７、１９）が配置されていること、且つ、上記１つのセルの 上記ソース分離手段が、上記１つのセルの上記順方向バイアスソースから放出さ れた実質的に全ての電子又は孔が上記の他のセルのソースによって集められない ように防止するのに有効であること を特徴とする集積回路チップ。
2. ２．各ソース分離手段が電子又は孔の上記ソースからの伝播を直接防止する物理 的バリヤを上記各々のソースの回りに含むことを更に特徴とする請求項１に記載 のチップ。
3. ３．上記物理的バリヤが上記チップの材質の中に形成された溝（１９）を含むこ と、 及び、上記溝が上記ソースよりも深く上記材質の中に延設されていること を更に特徴とする請求項２記載のチップ。
4. ４．上記セルが行（Ｊ−Ｎ）と列（Ａ−Ｄ）状に上記チップ上に配列されている こと、 １つの行（Ｋ）の上記セルのソースが全て１つの且つ同じワード・ライン（５０ ）に接続されていること、他方の行（Ｊ，Ｌ）の上記セルのソースが各々の他の ワード・ライン（３９、５１）に接線されていること、同じ行の隣接しているセ ルが交互状に、即ち、ドレイン−ゲート−ソース、ソース−ゲート−ドレイン、 ドレイン−ゲート−ソースに配列されていること、 及び、同じ行の隣接しているソース（５、６）が上記チップの材質への共通拡散 状に配列されていることを更に特徴とする請求項３記載のチップ。
5. ５．上記溝がソース分離溝（１９）を含むこと、上記行の１つ（Ｋ）における共 通対（５、６）のソースを含む上記拡散が上記ソース分離溝の各々の１つによっ て上記行の隣接している１つ（Ｌ）における共通対（６５、６６）のソースを含 む上記拡散から分離していること、 及び、上記セルの配列が、上記ソース拡散が上記ソース分離溝と共に上記列に沿 って挿入されているような配列であること、を更に特徴とする請求項４記載のチ ップ。
6. ６．上記行（Ｋ）の１つにおける隣接しているドレイン（５２、５３）が各々の ドレイン分離溝（１００）によって分離されていること、及び、上記ドレイン分 離溝がセルの各々の列（Ａ−Ｄ）の長さ部分に沿って延設されていることを更に 特徴とする請求項５記載のチップ。
7. ７．上記メモリセルが島拡散（９７）の中に形成されており、この島拡散が上記 チップの基板（９９）の全体の極性とは反対の極性の材料から成ること、 及び、上記配列が、異なった行にあるセルのソースが異なった分離されている島 上にあるような配列であることを更に特徴とする請求項１記載のチップ。
8. ８．上記チップの基板の全体が電気的に浮遊していることをさらに特徴とする請 求項７記載のチップ。
9. ９．上記チップの浮遊基板（９９）の全体の極性と反対の極性のチャンネルを有 する上記チップ上の上記相補対のＩＧＦＥＴの上記１つのＩＧＦＥＴ（２９）が 上記１ＧＦＥＴ（２９）のソース（２７）及びドレイン（２８）を上記基板（９ ９）の全体と同じ極性の材料から成る島（２６）の中に拡散することにより形成 されること、 及び、上記島（２６）が、上記基板の全体の極性と反対の極性の材料から成る移 植拡散（２５）によって基板（９９）の全体から分離且つ隔離されていること を更に特徴とする請求項８記載のチップ。
10. １０．上記移植拡散（２５）が電気的の浮遊していることを更に特徴とする請求 項９記載のチップ。