JPH02501613A - Ｍｏｓトランジスタを有するゲート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＯＳ）ランジスタを有するゲート回路本発明はＭＯＳ）ランジスタを有するゲ ート回路に関するものである。

バイポーラテクノロジーからいわゆるオープン−コレクターゲート回路は知られ ている。それらは他の通常のゲート回路にくらべて複雑でない電気的構成、問題 のない形成可能性ならびに高いファンアウト（他のモジュールのどれだけ多くの 入力端が１つの出力端に接続可能であるかに関する尺度）により優れている。

ＭＯＳテクノロジーの分野では現在まで相応に簡単なゲート回路は知られていな い０本発明の課題は、集積可能であり、できるかぎり簡単な構成を有し、またで きるかぎり多面的に使用可能である冒頭に記載した種類の回路を提供することで ある。

この課題は本発明による回路において請求項１の特徴部分に記載されている手段 によって解決される。有利な実施態様は従属請求項に記載されている。

以下、図面ににより本発明を一層詳細に説明する。

第１図ないし第６図には本発明の種々の有利な実施例が例示されている。

第７図および第８図には付属の弁別器回路の可能な実施例が示されている。

第１回による実施例はｍ個の入力端１１ないし１ｍを有する本発明によるゲート 回路を示すものである。各入力端１１ないし１ｍはトランスファトランジスタＴ ｌないしＴｍを介して共通の導線りと接続されている。すべてのトランスファト ランジスタＴ１ないしＴｍはそれらのゲートでトランスファ電位ＴＰｏｔと接続 されている。トランスファ電位ＴＰｏｔの値は第１の供給電位■ＤＤの値と、第 １の供給電位ＶＤＤと第２の供給電位■ＳＳとの間の半量位差に等しい値との間 にある。共通の導線りはそれに固有の寄生的キャパシタンスの利用のもとに予充 電装置ＰＣを介して第１の電位ＶＤＤに予充電可能である。共通の導線りはさら に弁別器回路りと接続されている。これは共通の導線りの電気的状態を検出する 役割をする。弁別器回路りの出力端はすべてのゲート回路の出力端Ｏを形成して いる。

第１図の実施例では予充電装置ＰＣはフリップフロップ回路ＦＦ、好ましくはＲ Ｓフリップフコツブ回路を含んでいる。その出力端Ｑはスイッチング可能に（ト ランジスタＴ）共通の導線りと接続されている。こうしてトランジスタＴのゲー トに与えられているクロック信号φにより第１の供給電位ＶＤＤへの共通の導線 りの予充電が制御可能である。

本発明によるゲート回路の動作の仕方を以下に簡単に説明する。

その際にいわゆる“正論理”　（論理ｌが“高”に相当する）が用いられている と仮定する。この説明により当業者はいわゆる“負論理”　（論理１が“低”に 相当する）を本発明によるゲート回路に用いることも可能となる。先ず予充電段 階で共通の導線りが第１の供給電位（第１図による実施例ではＶＤＤ）に予充電 される。

そのためにフリップフロ・ンブＦＦの出力端Ｑがセットされる。クロック信号φ が続いて、なお予充電段階で、トランジスタＴを導通状態にし、それにより予充 電自体が行われる。続いてクロック信号φがトランジスタＴを再び遮断状態にす る。

第２図による実施例では予充電装置は、ソースで直接に第１の供給電位ＶＤＤと 接続されているスイッチングトランジスタを含んでいる。そのゲートは同様にク ロック信号φと接続されている。

この実施例はフリツプフロップＦＦおよびトランジスタＴを有する上記の実施例 と同じ原理で働く。

周知のように各電気導線は、それが集積回路内に集積されているか否かに無閲係 に、設計措置（たとえば長さ、幅、厚み）により影響可能である成る固有キャパ シタンスを有する。この固有キャパシタンスは予充電の後に、共通の導線りが第 １の供給電位■ＤＤに特定の最小時間１（１は作動条件により発生する不可避の 漏れ電流に関係している）にわたり予充電された状態にとどまることを可能にす る０本発明の実施例では、第２図のように、このキャパシタンスにより条件付け られる共通の導線りの特性を共通の導線りへのキャパシタンスＣＬの明示的な接 続により支援することが可能である。キャパシタンスＣＬの自由端はその際に固 定的にまたはスイッチング可能に第２の供給電位ＶＳｓと接続されている。

いますべての入力端１１ないしＩｍに論理１（＝第１の供給電位ＶＤＤ）が与え られていると、すべてのトランスファトランジスタＴ１ないしＴｍは遮断する。

なぜならば、各トランスファトランジスタＴ１ないしＴｍのソースにもドレイン にも、ゲートに与えられているトランスファ電位ＴＰｏｔよりも大きい電位が与 えられているからである（トランスファトランジスタはｎチャネル−伝導形式と 仮定する）。

こうして共通の導線りは第１の供給電位ＶＤＤに予充電された状態にとどまる。

接続されている弁別器回路りがこのことを認識し、出力端Ｏに相応の信号、たと えば第２の供給電位■ｓｓの値の信号を発する。しかし、入力ｆｉｌｌないしＩ ｍの少なくとも１つに論理０　（＝第２の供給電位ＶＳＳ）が与えられていると 、この入力端に属するトランスファトランジスタ（この例ではＴｉ）が導通する 。それによってこのトランスファトランジスタＴｉを介して電荷が共通の導線り から当該の入力端１ｉに流出し得る。

こうして共通の導線しは電位的に論理０の方向に引かれる。これは、付属の入力 端工１ないしＩｍが論理１にあるトランスファトランジスタＴ１ないしＴｍが導 通し始めるまで行われる。それによりほぼＴＰｏｔ　−Ｖｔｈ　（Ｖｔｈ＝）ラ ンスノアトランジスタＴ１ないしＴｍのしきい電圧）における平衡状態に落ち着 く、弁別器回路りがこのことを認識し、また出力端Ｏを相応に第１の供給電位Ｖ ＤＤにセットする。これまでに説明された例では、すべてのゲート回路はナント ゲートとして動作する。

弁別器回路りが、再供給電位ＶＤＤおよびｖＳＳの間に配置されており、またそ の切換点がトランスファ電位ＴＰｏｔＯ値と第１の供給電位ＶＤＤＯ値（アンド またはナントゲートとして作動）または第２の供給電位■ＳＳの値（オアまたは ノアゲートとして作動、後でまた説明）との間に位置するようにディメンジョニ ングされているＣＭＯＳインバータ回路を含んでいるこさば有利である。このデ ィメンジョニングは有利な実施例では、ＣＭＯＳインバータ回路のトランジスタ の仮定されている等しいチャネル長さにおいて、これらのトランジスタのうちソ ースで第１の供給電位ＶＤＤ　（またはオア／ノアゲートとして作動の場合には ＶＳＳ）と接続されているトランジスタが、ソースで第２の供給電位ｖＳＳ（ま たはＶＤＤ）と接続されている他方のトランジスタのチャネル長さの１０ないし ２０倍の大きさのチャネル幅を有することにより達成されていてよい。

第７図による特別な実施例では本来の弁別器回路りのＣＭＯＳインバータ回路の 後に、出力端Ｏに対して相補性の出力端０を有する別のインバ〜り回路が接続さ れている。この実施例によれば、本発明によるゲート回路をアンド回路としても ナンド回路としても、また後で再び説明するようにオアまたはノア回路として作 動させることが可能である。

第２図による予充電装置ＰＣのスイッチングトランジスタがトランスファトラン ジスタＴ１ないしＴｍと同一の伝導形式（ｎチャネル）であることは有利である 。しかし、第３図による同じく有利な実施例では、それは反対の伝導形式（ｐチ ャネル）である。このことは相応にクロック信号φの信号経過の際に考慮する必 要がある。

これまでに説明した実施例はアンドまたはナントゲートとしての実施例に関する ものである（正論理が仮定される）が、第４図による実施例はオアまたはノアゲ ートとしての実施例である。（これまで第２の供給電位と呼ばれた）供給電位ｖ ｓｓが（これまで第１の供給電位と呼ばれた）供給電位ＶＤＤよりも負であると いう仮定のちとに、いま第４図に対して第１の供給電位として供給電位■ＳＳが 、また第２の供給電位として供給電位ＶＤＤが使用されていると仮定する。トラ ンスファトランジスタＴ１ないしＴｍもこれまでの実施例（ｎチャネル）に対し て反対の伝導形式（ｐチャネル）を有する。相応してトランスファ電位ＴＰｏｔ Ｏ値も第１の供給電位■ＳＳの値と、第１の供給電位■ＳＳと第２の供給電位Ｖ ＤＤとの間の半電位差に等しい値との間に位置している。さらに共通の導線りは 第１の供給電位■ＳＳに予充電される。この説明および第１図ないし第３図によ る実施例の動作の仕方に関する先の説明により第４図の実施例の動作の仕方の一 層詳細な説明は当業者にとって自明であろう。

第５図および第６図には特に有利な実施例が示されている。これらは作動の仕方 に関係してアンド回路としてもナンド回路としてもオア回路としてもノア回路と しても作動可能である。その際に各トランスファトランジスタＴ１ないしＴｍは 互いに反対の伝導形式の互いに並列なトランジスタの１つの対（ＣＴ１ないしＣ Ｔｍ）により置換されている。その際に一方の伝導形式のトランジスタのゲート は第１のトランスファ電位ＴＰｏｔｎと接続されており、他方の伝導形式のトラ ンジスタのゲートは第２のトランスファ電位ＴＰａｔｐと接続されている０両ト ランスノア電位ＴＰｏｔｎ、ＴＰｏｔｐは互いに無関係に与えられ、もしくは互 いに無関係にただし同時にではな（与えられ得る。後者の可能性はより高い動作 確実性を生ずる。

相応して第５図による予充電装置Ｐｃも同一（図示されていない）または互いに 反対の伝導形式の２つの並列なトランジスタを有する。一方の伝導形式のトラン ジスタは供給電位ｖＳＳと接続されている。他方の伝導形式のトランジスタは供 給電位ＶＤＤと接続されている。一方の伝導形式のトランジスタのゲートは第１ のクロック信号φＰと接続されている。他方の伝導形式のトランジスタのゲート は第２のクロック信号φｎと接続されている。

第１のトランスファ電位ＴＰｏｔｎＯ値は供給電位ＶＤＤＯ値と、供給電位ＶＤ Ｄと供給電位■ＳＳとの間の半電位差に等しい値との間に位置している。同じく 第２のトランスファ電位ＴＰ。

ｔｐの値は供給電位■ＳＳの値と、供給電位■ＳＳと供給電位ＶＤＤとの間の半 電位差に等しい値との間に位置している。

回路がアンド／ナントゲートとして作動すべきであれば、第１のトランスファ電 位ＴＰｏｔｎおよび第２のクロック信号φｎを与える必要がある。しかし回路が オア／ノアゲートとして作動すべきであれば、第２のトランスファ電位ＴＰｏｔ ｐおよび第１のクロツタ信号φｐを与える必要がある。より詳細な説明は第１図 および第４図の実施例の説明から無用である。

第８圀による弁別器回路りの特別な実施例は本発明によるゲート回路のアンド、 ナンド、オアおよびノアゲートとしての選択的な作動を可能にする。第８図によ る弁別器回路りは、（前記のように）適当な非対称なディメンジョニングを有し ナンド／アンドゲートとしての作動のために設けられているＣＭＯＳインバータ Ｄｎを含んでいる。その出力端はトランスファトランジスタＴＴｎを介して出力 端０と接続されており、また第７図から知られている別のインバータを介して出 力端Ｏと接続されている。トランスファトランジスタＴＴｎのゲートは作動形式 選択信号φＸと接続されている。さらに第８図による弁別器回路りは、（前記の ように）適当な非対称なディメンジョニングを有しノア／オアゲートとしての作 動のために設けられているＣＭＯＳインパークＤｐを含んでいる。その出力端は トランスファトランジスタＴＴｐを介して同じく出力端Ｏと接続されており、ま た第７図から知られている別のインバータを介して出力端０と接続されている。

いま作動中に作動形式選択信号φＸを供給電位ＶＤＤに与えると、弁別器回路り のなかでトランスファトランジスタＴ、Ｔｎは導通しており、また別のトランス ファトランジスタＴＴＰは遮断されている。こうしてゲート回路はアンド／ナン ド回路として動作する。それに対して、作動形式選択信号φＸを供給電位ＶＳＳ に与えると、弁別器回路りのなかでトランスファトランジスタＴＴｎは遮断され ており、また別のトランスファトランジスタＴＴＰは導通している。こうしてゲ ート回路はオア／ノア回路として動作する。

第６図による実施例は第５図による実施例と予充電回路ＰＣにより相違している 。予充電回路ＰＣは本質的には第１図による予充電回路に等しい。しかし、それ は（第１図の場合のような）トランジスタＴもしくは相応に相補性のクロック信 号φ、φを有する互いに反対の伝導形式の並列接続されたトランジスタＴを含ん でいる。フリップフロップＦＦの使用はアンド／ナンドまたはオア／ノアゲート としての選択的な作動のために必要な、供給電位ＶＤＤおよび■ＳＳへの共通導 線りの選択的な予充電を可能にする。互いに反対の伝導形式を有する２つのトラ ンジスタＴの使用により、１つのトランジスタＴのしきい電圧の高さの（さもな いと予充電電位に応じて通常の）電圧降下が回避される（さもなければ、クロッ ク信号φ（または＋６）が供給電位にくらべて高められた（ｎチャネル技術の場 合）または低められた（ｐチャネル技術の場合）能動的レベルを有するときにの み回避され得る）。

第６図による予充電の別の利点は、フリップフロップに通常存にある。それによ りキャパシタンスＣＬはゲート回路の作動形式と無関係に常に（少なくとも予充 電の間）再供給電位ＶＤＤおよび■ＳＳと接続されている（共通導線りは再供給 電位の１つに予充電されている）。

第１図ないし第３図による回路に関する別の研究により、トランスファ電位ＴＰ ｏｔＯ値が第１の供給電位ＶＤＤＯ値と、第２の供給電位■ＳＳにトランスファ トランジスタＴＩないしＴｍのしきい電圧ｖｔｈを加算した値に等しい値との間 に位置していることは有利であることが判明している。相応して、第４図に関し て、トランスファ電位ＴＰｏｔＯ値が第１の供給電位ＶＳＳの値と、第２の供給 電位ＶＤＤからとトランスファトランジスタＴ１ないしＴｍのしきい電圧ｖｔｈ を減算した値に等しい値との間に位置していることは有利であることが判明して いる。相応のことが第５図および第６図による実施例に対しても当てはまる。

本発明は、ドイツ連邦共和国特許出願筒Ｐ３７０８５３４．４号明細書に記載さ れているような内蔵された並列検査装置を有する集積半導体メモリにおいて特に 有利に応用可能である。

ＩＧＩ ＦＩＧ７ 手続補正書

Claims (10)

【特許請求の範囲】
1. １．ＭＯＳトランジスタおよびｍ個の入力端を有するゲート回路において、 各入力端（Ｉ１ないしＩｍ）がトランスファトランジスタ（Ｔ１ないしＴｍ）を 介して共通の導線（Ｌ）と接続されており、トランスファトランジスタ（Ｔ１な いしＴｍ）のゲートがトランスファ電位（ＴＰｏｔ）と接続されており、その値 は、入力端（Ｉ１ないしＩｍ）に第１の供給電位（ＶＤＤ；ＶＳＳ）を与える際 に相応のトランジスタ（Ｔ１、…、Ｔｍ）が遮断されているように、第１の供給 電位（ＶＤＤ；ＶＳＳ）の値と、第１の供給電位（ＶＤＤ；ＶＳＳ）と第２の供 給電位（ＶＳＳ；ＶＤＤ）との間の半電位差との間にあり、共通の導線（Ｌ）が 予充電装置（ＰＣ）を介して第１の電位（ＶＤＤ；ＶＳＳ）に予充電可能であり 、共通の導線（Ｌ）がその電気的状態を検出するため弁別器回路（Ｄ）と接続さ れており、 弁別器回路（Ｄ）の出力端がゲート回路の出力端（Ｏ）であることを特徴とする ゲート回路。
2. ２．予充電装置（ＰＣ）がフリップフロップ（ＦＦ）を含んでおり、その出力端 （Ｑ）がスイッチング可能に（Ｔ）共通の導線（Ｌ）と接続されていることを特 徴とする請求項１記載のゲート回路。
3. ３．予充電装置（ＰＣ）がトランスファトランジスタ（Ｔ１ないしＴｍ）の伝導 形式と同一の伝導形式のスイッチングトランジスタを含んでいることを特徴とす る請求項１記載のゲート回路。
4. ４．予充電装置（ＰＣ）がトランスファトランジスタ（Ｔ１ないしＴｍ）の伝導 形式と反対の伝導形式のスイッチングトランジスタを含んでいることを特徴とす る請求項１記載のゲート回路。
5. ５．予充電装置（ＰＣ）が供給電位（ＶＤＤ、ＶＳＳ）の１つへの共通導線（Ｌ ）の選択的な充電を可能にし、また各トランスファトランジスタ（Ｔ１ないしＴ ｍ）が互いに反対の伝導形式の互いに並列なトランジスタの１つの対（ＣＴ１な いしＣＴｍ）により置換されており、その際に一方の伝導形式のトランジスタの ゲートが第１のトランスファ電位（ＴＰｏｔｎ）と接線されており、他方の伝導 形式のトランジスタのゲートが第２のトランスファ電位（ＴＰｏｔｐ）と接続さ れていることを特徴とする請求項１ないし４の１つに記載のゲート回路。
6. ６．共通の導線（Ｌ）がキャパシタンス（ＣＬ）と接続されており、このキャパ シタンスの他端は固定的にまたはスイッチング可能に両供給電位（ＶＤＤ、ＶＳ Ｓ）の１つと接続されていることを特徴とする請求項１ないし５の１つに記載の ゲート回路。
7. ７．弁別器回路（Ｄ）がＣＭＯＳインバータ回路を含んでおり、このインバータ 回路は両供給電位（ＶＤＤ、ＶＳＳ）の間に配置されており、またその切換点が トランスファ電位（ＴＰｏｔ；ＴＰｏｔｎ、ＴＰｏｔｐ）の値と第１の供給電位 （ＶＤＤ；ＶＳＳ）の値との間に、トランスファトランジスタ（Ｔ１ないしＴｍ ；ＣＴ１ないしＣＴｍ）のトランジスタカットオフ電圧（Ｖｔｈ）だけ減ぜられ て、位置するようにディメンジョニングされていることを特徴とする請求項１な いし６の１つに記載のゲート回路。
8. ８．ＣＭＯＳインバータ回路のトランジスタのチャネル長さが等しいときに、こ れらのトランジスタのうちソースで第１の供給電位（ＶＤＤ；ＶＳＳ）と接続さ れているトランジスタが、ソースで第２の供給電位（ＶＳＳ；ＶＤＤ）と接続さ れている他方のトランジスタのチャネル長さの１０ないし２０倍の大きさのチャ ネル幅を有することを特徴とする請求項７記載のゲート回路。
9. ９．ＣＭＯＳインバータ回路の後に別のインバータ回路が接続されていることを 特徴とする請求項７または８記載のゲート回路。
10. １０．トランスファ電位（ＴＰｏｔ；ＴＰｏｔｎ；ＴＰｏｔｐ）が、トランスフ ァトランジスタ（Ｔ１ないしＴｍ）のしきい電圧（Ｖｔｈ）を第２の供給電位（ ＶＳＳ；ＶＤＤ）に加算した（ＶＤＤ＞ＶＳＳのＶＳＳの場合）またはそれから 減算した（ＶＤＤ＞ＶＳＳのＶＤＤの場合）値と第１の供給電位（ＶＤＤ；ＶＳ Ｓ）の値との間の値を有することを特徴とする請求項１ないし９の１つに記載の ゲート回路。