JPH02500311A - 命令キャッシュ・フラッシュ・オン・ｒｅｉ制御 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 命令キャッシュ・フラッシュ・オン・ＲＥＩ制御技　術　分　野 本発明はディジタル・コンピュータおよびそのアーキテクチャに関し、特にコン ピュータ・システムにおいて使用されるキャッシュ・メモリに関する。

背　景　技　術 高稼動速度の中央処理装置（ＣＰＵｓ）は極めて早いアクセスおよび検索特性を 必要とする。そして、これらの要求を満たすメモリは小さな記憶容量で、極めて 早いアクセスおよび検索特性を有する、一般にキャッシュ・メモリとして知られ ている乱アクセス・メモリ（ＲＡＭｓ）から成る。キャッシュはＣＰＵが直ちに 必要とするデータおよび指令を記憶するのに用いられる。大きな主メモリは現実 行プログラムの剰余部を記憶し、小さなキャッシュ・メモリには記憶できないデ ータおよび指令をＣＰＵおよびキャッシュ・メモリに供給する。このＣＰＵに密 接に連結された高速なメモリを有するメモリＩＮのシステムは、コンピュータ・ システムの高稼動速度化を可能にする。

公知のキャッシュの一例は２つの個別キャッシュ、データ・キャッシュおよび指 令キャッシュを用いて、ＣＰＵのデータ稼動および指令稼動をそれぞれのキャッ シュで支援する。この構成によって、コンピュータの稼動速度は増加するが、デ ータがデータ・キャッシュまた指令キャッシュにおいて変化あるいは更新される 可能性がある。この結果、不適正指令が実行される可能性がある。

ｒ不適正ｊの語は更新されなかった指令を示すのに用いられる。

本発明の目的は別個のデータ・キャッシュおよび指令キャッシュの内容をいずれ かのキャッシュの消去量を最小に押えて同期させることである。

発　明　の　開　示 上記および他の目的は本発明によって実現され、本発明においては、指令キャン シュに含まれるアドレスのメモリが保持される。

データがデータ・キャッシュに書き込まれると、記憶されたアドレスの内容と新 しいデータ間で比較がなされる。そして、照合され、次には例外あるいは割り込 みからの戻り（ＲＥＩ）と呼ばれる指令が実行され、指令キャッシュは消去され る。この方法において、指令キャッシュは古い指令が実行される機会がある時の み消去される。本発明の長所は、システムにすでに存在する指令を用Ｌ）ること かできる点である。

上記および他の目的そして長所は添付図面に基づく以下の記述から更に明確にさ れる。

図面の簡単な説明 第１図は本発明に用いられるコンビエータ・システムのブロック図である。

第２図は第１図に示されるコンピュータ・システムのキャッシュ・メモリ装置の ブロック図である。

発明を実施するための最良の形態 本発明の全稼動環境は第１図に示され、マルチプロセッサ・コンピュータ・シス テム１が図解されている。複数の処理装置、本実施例では１０．１２．１４．１ ６の４つが、キャッシュ・メモリ装置ｉ２０．２２．２４．２６にそれぞれ接続 されている。キャッシュ・メモリ装置２０．２２．２４．２６はデータを受信し 、本メモリ３０に送信する。最終的に、本メモリ３ｏはデータを受信し、入出力 バス４０を経て種々の入出力袋Ｗ（図示せず）に送信する。

単一キ島ノシュ・メモリ装置の機能的構成要素は第２図二二示される。キャッシ ュ・メモリ装置２ｏは、指令キヤツシユ５ｏ、データ・キャッシュ６０、変換バ ッファ７ｏ、ハックマツプ８ｏ、メモリ・パス・インターフェイス９０、バッフ ァ・キャッシュ１００およびアイ・キャッシュＰＡタグ・ストア１１０がら成る 。

これらの構成要素は単一のモノリシック装置に内蔵されている必要はない。むし ろ、構成要素は複数のモジュールおよび回路基板に設置することができる。しか し、それらの機能は密接な相互関係にあるので、ここでは１つのユニットとして 扱われる。

データ・キャッシュ６０は４にバイトであり、直接マツプ・仮想アドレス・キャ ンシュである。そしてそのアクセス時間は１サイクルのオーダである。

指令キャッシュ５０はまた４にバイトであり、仮想アドレス・タグを有する直接 マツプ・仮想アドレス・キャッシュである。指令の流れにある指令を取り出すの に使用され、１サイクルのアクセス時間である。

指令キャッシュ５０とデータ・キャッシュ６０は変換バッファ′　７０に接続さ れている。変換バッファ７０は直接マツプであり、プロセス・スペースとシステ ム・スペースに均等に分割された４にエントリを含んでいる。仮想アドレスを全 データ・キャッシュ標準および指令キャッシュ・ミス用の物理的アドレスに変換 するのに使用される。また全指令キャッシュ・エントリ用の物理的タグを存して いる。

変換バッファ７０はバッファ・キャッシュ１００に連結されている。バッファ・ キャッシュ１００は１Ｍバイトの大きさであり、直接マツプで物理的にアドレス され、４サイクルのアクセス時間である。バッファ・キャッシュ１００は指令キ ャッシュ５０あるいはデータ・キャッシュ６０のいずれよりも大きく、そのシス テムは２つの小さなキャッシュの内容が常に大きなキャッシュの適当なサブセン トであるように設定されている。こうして、無効のあるいは他の要求がメモリ・ バス・インターフェイス９０から受信される時、もしそのデータあるいは指令が バッファ・キャッシュ１００において発見できないと、それを指令・キャッシュ ５０あるいはデータ・キャッシュ６０のいずれかでチェックする必要がない。

バックマツプ８０はまた変換バッファ７０に連結され、データ・キャッシュ中の 同義語を防ぐのに使用される。文脈中の同義語は同一の物理的アドレスを有する ２つの仮想アドレスで決定される。

指令は連続的に使用される傾向がある。換言すると、長いプログラムにおいて最 初の指令が使用されると、次の指令がまた必要とされやすい、従って、指令は一 般的に先取りされてＣＰＵでの使用に備えてパイプライン中に投入される。

２つのキャッシュにおいて、同一のデータが両方のキャッシュに現われ、書き込 みがデータ・キャッシュ６０になされてそのデータが変更される可能性がある。

この状況において、不適正なデータ処理が意図せずに行なわれる。新しいデータ をデータ・キャッシュ６０に送信し、同時にそのデータで、指令キャッシュ５０ を更゛新するのは、システムの稼動速度が遅くまたハードウェアに費用がかかる ので、実用的ではない、書き込みがデータ・キャッシュ６０になされ同じデータ が指令キャッシュ５０に存在するたびごとに指令キャッシュ５０をフラッシュす ることが考慮されてきた。すでに実用されている公知のマイクロコード指令は例 外あるいは割り込みからの戻り（ＲＥＴ）と呼ばれ、指令流れおよび指令流れ量 を、指令キャッシュからすでに取り出された指令のパイプラインを除去すること で同期化する特性を有している。この指令は、１９８６年発行のｊヴアッシス・ アーキテクチャ・ハンドブックＪの９〜５６ページに記述され、ここでも引用さ れている。

データ・キヤツシユに書き込みがなされ修正指令流れが実行される前に、ＲＥＩ の実行を要求することによって、古い指令は実行されない。ＲＥＩコマンドに基 づき指令キャッシュ５０をパイプラインに沿ってフラッシュすることによって不 適正な指令を実行する可能性は完全に除去される。しかし、この方法は、必要が ない時でも、指令キャッシュ５０を余りにも頻繁にフラッシュし、その結果シス テムの速度を遅らせる。

指令キャッシュ５０がフラッシュされる回数を最小にしかつ適正なデータを保持 するために、本発明は指令キャッシュ５０に含まれるデータの各ブロックに対し て物理的アドレスのタグ・ストア１１０を設けている。タグ・ストア１００は変 換バッファ７゜と連携している。そのタグは指令キャッシュ５０にあるデータの 全ての物理的アドレスを示す。

データがデータ流れに置かれると、その物理的アドレス・タグは変換バッファ７ ０のタグ・ストアと比較される。そして照合され、指令キャッシュ５０によるア ドレスの１つに含まれるデータが新しいデータによって変更あるいは書き込みさ れていることが示される。照合によってアイ・キャッシュ・フラッシュ・オン・ ＲＥＴ・フラッグ１２０と呼ばれるハードウェア・ビットが設定される。このフ ラッグが設定されると、次にＲＥＩ指令が実行され指令キャッシュ５０がフラッ シュされることを示す。ＲＥＩが実行される時、そのフラッグが設定されないと 指令キャッシュ５０はフラッシュされない。この方法において、キャッシュは指 令キャッシュ５０の内容が実際に変更される時のみフラッシュされる。指令流れ の先取り・パイプライン通信量はまたＲＥＩ指令によって消去され、これによっ て指令とデータ・キャッシュ間の共時性が得られる。最終的に、指令キャッシュ ５ｏがフラッシュされる時、アイ・キャッシュ・フラッシュ・オン・ＲＥＩビッ トもまた消去され、次に同し状況が発生しても対応できる。

他の実施例において、指令キャッシュ５ｏの各プロ、りは別個のアイ・キャッシ ュ・フラッシュ・オン・ＲＥＩ・フラッグ１２０を有している。この実施例にお いて、書き込みがなされると、書き込みのアドレスは指令キャッシュ５ｏにある データ・ブロックの全てのアドレスと比較される。そして照合され、この特定ア ドレス・ブロックに対するフラッグが設定される。しかし、指令キャッシュ・ブ ロックが取り替えられるが修正される時はいつでも、対応フラングは、もしそれ が設定されると、指令キャッシュが変更されるブロックを含んでいないとして消 去される。

この時、特定ブロックに対するフラッグが設定され、その「フラッグが設定され たＬブロックは変位あるいは変更され、こうして指令キャッシュが変更されたブ ロックを含んでいないとしてフラッグを消去し、続いてＲＥＩ指令が生じると、 フラッグは設定されず指令キャッシュはフラッシュされない。この方法は指令キ ャッシュに記憶される各個別データ・ブロックに対して付加的なフラッグを必要 とするので、システムの付加を増加させる。しかし、この方法の長所は指令キャ ッシュのフラッシュ回数を減らすことで補われる。

この方法を可能にする更に２つ実施例がある。１つは、ＲＥＩ指令が実行され任 意のフラッグが設定されると、全指令キャッシュがフラッシュされる。もう１つ は、フラッグが設定されたブロックのみがフラッシュされ、残りのブロックはそ のままにされる。

本発明は前述した他の方法と比較して非常に大きな割合で指令キャッシュのフラ ッシュ回数を減らし、これによってシステ去の稼動速度を顕著に増加させる。試 験の結果、指令キャッシュのフラッシュ発生は本発明を用いることによって９９ ％減少している。

以上の記述において、本発明は具体的な実施例に関して述べられている。しかじ 、添付される特許請求の範囲に記述される精神と範囲から逸脱しない限り、種々 の変形例および変更例が実施されることは明らかである。従って、前記の記述と 図面は拘束するものではなく、むしろ例証とみなされるべきである。

国際調査報告

Claims (3)

【特許請求の範囲】
1. １．変換バッファ、指令キャッシュとデータ・キャッシュおよび例外あるいは割 り込み指令からの戻りを有するコンピュータにおいて、データと指令を同期化す る方法であって、指令キャッシュに含まれる各ブロックのアドレスを記憶する段 階、 前記記憶されたアドレスと前記データ・キャッシュに書き込まれるデータのアド レスを比較する段階、前記アドレスの照合が前記比較段階において検出される時 標識を設定する段階、 前記標識が設定される時および前記例外あるいは割り込みからの戻りの実行中に 前記指令キャッシュを消去する段階、とから成ることを特徴とする方法。
2. ２．標識が指令キャッシュに含まれる前記各ブロックに対するフラッグから成り 、前記指令キャッシュを消去する段階が各ブロックに対するフラッグに従って各 ブロックを消去することを特徴とする請求の範囲第１項記載の方法。
3. ３．コンピュータの少なくとも２つのキャッシュを同期させる装置であって、 前記キャッシュのアドレスを記憶する手段、記憶手段にあるアドレスと情報が少 なくとも前記キャッシュの１つに書き込まれたアドレスと比較する手段、前記ア ドレスの照合が生じた時フラッグを設定する手段、例外あるいは割り込みから復 帰する手段、前記フラッグが設定され前記復帰手段が例外あるいは割り込みから 復帰する時、前記キャッシュを消去する手段、とから成ることを特徴とする装置 。