JPH02500142A - グラフィックス変換システムにおける製図方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＬＬスエＬ久入゛　システムにおＬ」」む連於汰本発明は、単命令・複数データ （ＳＩＭＤ）グラフィックス・システムに関し、特に斯かるシステムにおいてグ ラフィックス変換動作を行なう方法及び手段に関する。

尤旦皇宣員 グラフィックス能力を持ったデータ処理システムにおいて、グラフィックスアプ リケーションプログラムを実行するシステムプロセンサーは、表示されるべきも のを表現する信号を出力する；この表現は一般に抽象的で簡潔な形である。斯か る形は表示装置を直接制御するには適していない；割合に抽象的な表現を、表示 を制御するのに使うことの出来る表現に変換することが必要である。その変換は グラフィックス変換と呼ばれる；ラスター表示装置を使うシステムでは、変換さ れた表現を構成する情報はフレームバッファーと呼ばれる。フレームバッファー 情報を指定する信号はフレームバッファー記憶装置に格納される。

表示の動的アスペクトを反映し、又は異なるアプリケ・−ジョンプログラムから 作られた像の表示に備えるために、その格納された指定を部分的に又は完全に書 き直すことによって、フレームパンファー表現を頻繁に更新しなければならない 。更新動作のたびに、該フレームバッファーの指定が格納されているメモリーに アクセスする必要がある；一般に、各更新動作のためにフレームバフファー記憶 装置内の多数の場所にアクセスしなげればならない。

表示を変換する速度は、グラフィックスメモリーアクセスが必要であることから 限定される；与えられた時間内に読み書きすることの出来るグラフィックスメモ リー（フレームバッファー記憶装置）内のビット数（「メモリーバント幅」が大 きい程、グラフィックス性能は良好である。

グラフィックスメモリーバンド幅は、グラフィックスメモリーを構成するメモリ ーバフケージ（チップ）の数と、パフケージ１個当りのｉ　／　ｏビンの数との 積に依存する；この積は、１メモリートランザクシヨンでアクセスすることの出 来る最大ピント数である。バンド幅はこの最大数と、メモリートランザクション に要する時間との関数である。

多くのグラフィックス変換動作が、非常に増分的な一連のステップにより実行さ れ；フレームバッファー絵素は隣りのフレームバフファー絵素の更新された値が 知られるまでは更新することが出来ない（且つ、フレームバッファー記憶装置を 書き直すことが出来ない）、この様な増分的な動作により実行されるフレームバ ッファー更新は、各々割合に少数のビットに係る頻繁なメモリートランザクショ ンを必要とする。斯かるグラフィックスシステムの変換性能は、メモリートラン ザクションに要する時間を短縮することにより改善することが出来るが、トラン ザクションにおいてアドレス指定することの出来るビットの数を増やしても大し て改善することは出来ない、メモリーバンド幅を増大させてグラフィックス性能 を改良する時は、グラフィックス変換動作中に該バンド幅を効率的に使用する手 段を講じなければならない。

本発明の目的は、フレームバッファー絵素アレイとしてアクセスされるフレーム バッファー記憶装置のために、斯かるフレームバッファーメモリーアーキテクチ ャが提供する増大したバンド幅を効率的に使用するグラフィックス変換動作を提 供することである。特に、アドレス指定された絵素アレイから、フレームバフフ ァーに描かれるべき幾何学的図形がマツピングされる絵素を選択する手段及び方 法を提供することが目的である。

溌１！」１１１透肌 本発明はＸｘＹラスターフレームバフファーの絵素（Ｘ、ｙ）を指定する信号を 格納するために組織されたフレームバッファー記憶装置を有するグラフィックス サブシステムに利用される。該記憶装置は複数のフレームバッファー絵素更新ア レイとして順次にアドレス指定可能であり、この更新アレイの組はフレームバッ ファーをタイリング（タイリング）する。

各更新プレイは、該フレームバフファーに対して確定した原点を有し、複数の隣 接して位置するフレームバッファー絵素の指定のための格納場所から成る。各格 納場所は、更新アレイ原点に対するオフセントにより指定可能であり、更新アレ イの絵素指定は並列メモリートランザクションで同時に更新可能である。

本発明は、フレームバッファーに対して方向を指定された線を指定し；更新アレ イにアクセスし；アクセスされたアレイの全ての絵素場所についてｆａ）その指 定がその絵素場所に格納されているフレームバッファー絵素の、該方向指定され た線に対する偏性（ｓｉｄｅｄｎｅｓｓ）を評価して、各々のアクセスされたア レイの絵素場所について１ビット判別信号を導出すると同時に（ｂ）　ｇ３判別 信号の第１の値を使って、アクセスされたアレイの絵素場所への書き込みを阻止 するステップから成る、作図のためにフレームバフファー絵素を選択する方法を 提供する。

好適な実施例では、更新アレイ原点は、前記フレームバッファーに対して（ｏｒ ＋ｇｔｎｘ　％　ｏｒｉｇｉｎア）として指定され、格納場所は更新アレイ原点 に対して（ｏｆｆｓｅｔｘ　％　ｏｆｆｓｅｔ、　）として指定される。フレー ムバッファー記憶装置に凸幾何学図形を描く方法は、互いに交叉する点間の線部 分が該図形の境界を構成する様に方向を指定された線の組をフレームパンファー に対して指定することにより、咳フレームバッファー記憶装置に対して描かれる べき図形を指定し、咳線の方向は、咳線部分が該境界を単一の向きに巡回し、各 線を（Ｘ１％　ｙ＋）、（ｘｚ、ｙｚ）として指定する様に指定され；該組の各 々の方向指定された線について、（ＸＩ−ＸＩ）　・Ｖｒ−（ｙｔ　）＋＋）　 ・ｘ、＝Ｃを計算し：更新アレイにアクセスし：該アレイ及び各線について（Ｘ Ｉ−ｘｌ）　・ｏｒｉｇｉｎ、　−（ｙｚ　ｙ＋）　・ｏｒｉｇｉｒ＋。

＝Ｂを計算し：各線について同時に、且つアクセスされたアレイの各絵素場所に ついて同時に、ｆａｌ　（ｘｚ　ｘｌ）　・ｏｆｆｓｅｔ、　−Ｏ１！　−ｙ、 ）　・ｏｆｆｓｅｔｘ　＝　Ａを計算し、（ｂ）八を（Ｂ＋Ｃ）と比較して、各 々のアクセスされたアレイの絵素場所について線に関して１ビット判別信号を導 出し、（Ｃ１各絵素場所について方向指定された線の組について判別信号のＡＮ Ｄを演算して結果判別信号を導出し：（ｄｌ描かれるべき図形に関するフレーム バッファー絵素の外側性を指定する結果判別信号の第１の値を使って、アクセス アレイ絵素場所に格納されている絵素指定の書き込みを阻止し；他の更新アレイ に対して前記のステップを繰り返して、描かれるべき該図形をタイリングするス テップから成る。

他の目的、特徴及び利点は、好適な実施例に関する以下の記述及び図面から明ら かとなろう。

皿型□□□呈皇ｆ反医 第１図は、本発明を使用したデータ処理システムのブロック図である。

第２図は、第１図のデータ処理システムのメモリーチップバンクのブロック図で ある。

第３図は、第２図のメモリーチップバンクにおいて指定されたフレームパンファ ーと、その絵素の概念図である。

第４図はメモリーチップバンクの場所と概念的フレームバッファーとの間のマン ピングを示す。

第５図は、本発明のメモリーコントローラのブロック図である。

第６図は本発明のアドレス指定手段及び方法に使用される思想を示す。

第７図は、第６図に示されている思想で表わされた幾何学的図形を示す。

第８図は順次にアドレス指定される複数のフレームバッファー絵素アレイにより タイリングされた幾何学的図形を示す。

第９図は、次のアレイについてのアドレスを生成するための特定のフレームパン ファー絵素アレイにマツピングされる幾何学的図形を示す。

第１０図は、付加的アドレス指定条件付きで特定の絵素アレイにマツピングされ る幾何学的図形を示す。

第１１図は、第５図の素子のブロック図である。

３里坐圧綴呈翌皿 図面、特に第１図を参照すると、グラフィックスサブシステム１０（メモリーモ ジュール）はプロセッサーバス１４によりプロセンサー５０のボート５２に接続 されている。バス１４は（データ又はアドレスを指定する）信号をプロセンサー ５０及びサブシステム１０の間で伝送し、バスインターフェース１２を通してサ ブシステム１０に接続されている。サブシステムデータバス１６（モジュールバ ス）はインターフェース１２に接続されている。

グラフィックスサブシステム１．０は、望ましくはチップアレイＡＸＢ−Ｋに配 置されるに個の従来から使われている２ポートビデオランダムアクセスメモリー チンプ２４のバンク２０から成るメモリーを提供する。各チップ２４（メモリー 素子）は、同じ複数の格納場所を提供し、各場所はチップ原点に対してアドレス 指定可能である。バンク２０のチップのランダムアクセスボートはコントローラ １８を通してサブシステムバス１６に接続されている。

バンク２０のチップのシリアル出力ボートは、コネクタ１５０によりグラフィッ クス出力回路２２に接続されており、これは従来からの設計のものであるので説 明は不要である；回路２２から出力される信号は従来からのラスターカラー表示 装置２３に接続される。

プロセッサー５０は、グラフィックスアプリケーションプログラムを実行しくそ の詳細は本発明には関係がない）、その結果として、表示されるべき幾何学的図 形等の事項が指定される。

表示されるべき像は、プロセンサー５０により、割合に抽象的で簡潔な形で指定 され、この形は、表示装置を制御するために直接使うことは出来ない。その指定 は適当な形に変換されなければならず、それは、ラスター表示装置についてはフ レームバフファー絵素の整然としたアレイから成るフレームバフファーと呼ばれ 、その各々は表示スクリーンの表示絵素に対応する。この変換はレンダリングと 呼ばれる。第１図のシステムにおいては、該変換動作はグラフィックスサブシス テム１０により実行される。

なお第１図を参照すると、インターフェース１２はバス監視及び支援、並びにバ スプロトコール等の、バスインターフェースの普通の機能を実行する手段から成 る。バス１４とグラフィックスサブシステム１０との間をインターフェースする 特定の機能については、インターフェース１３は別にコントローラ１８、出力回 路２２、メモリーバンク２０及び表示装置；サブシステムバス１６を制御する手 段；並びに以下の説明からその目的が明らかとなる成る計算手段のためのタイミ ング手段を提供する。

メモリーモジュールアドレス指定手段１７は、コントローラ１８からの信号に応 答して、場所アドレス信号２７をバンク２゜へ提供する。説明を明確にするため にメモリーモジュールアドレス指定手段は第１図においてインターフェース１２ 及びコントローラ１８とは別のものとして示されているが、この構成は重要では ない、所要のアドレス指定機能は、別様に分布された、例えばインターフェース １２及びコントローラ１８間に分布された、回路により提供され得る。

バンク２０のビデオＲＡＭチップは％　ＡＸＢ＝にチップアレイとして・例えば 第２図を参照するとに＝２０個のチップ２４の（Ａ＝５）Ｘ　（Ｂ＝４）アレイ として配列されており・各チップ２４　（チップアレイ位置により（ａ、ｂ）と して特定される）はコントローラ１８への８ピント並列ｉ　／　ｏ経路を有する 。他のチップアレイ位置、例えば８ビット並列ｉ　／　ｏ経路を持った（Ａ＝４ ）Ｘ　（Ｂ＝４）　、或は（Ａ＝２０）Ｘ　（Ｂ＝１）などの寸法も採用するこ とが出来る。コントローラ１８は並列に（経路幅）×ＡＸＢピント、又は第２図 の実施例については（８Ｘ５Ｘ４）−１６０ビツトに、アクセスする能力を持っ ている。

モジュールアドレス指定手段１７がらの場所アドレスにより指定されるに個のチ ップ内の対応する場所（ａ、ｂ）の組は、アドレス指定された場所アレイから成 る。

ラスター表示を使うシステムは、グラフィックスサブシステムのフレームバッフ ァー記憶装置（及び対応するフレームパンファー、これは実体的というよりはむ しろ概念的なものである）は絵素として表示スクリーンにマツピングされる。ラ スター表示スクリーンは、ＸｘＹ表示絵素（Ｘ、ｙ）の長方形アレイから成る。

如何なる時も、各表示絵素は、色値により指定された色を表示する；色値を指定 する信号は、フレームバッファー記憶装置の、表示絵素に対応するフレームバッ ファー絵素の（Ｘ、ｙ）位置に格納される０表示は、第１図の回路２２等の出力 回路により新鮮化されるが、該回路は、当該技術分野で周知されている方法で、 周期的にフレームバッファー記憶装置からの信号を読み、該信号を解釈し、表示 装置２３を適切に制御して、対応する色を表示絵素に表示する０表示の変更は、 フレームバフファー記憶装置内の色値の指定を更新することにより行なわれる； 次の新鮮化サイクルで該変更は、表示スクリーン上の対応する変更で表わされる 。

概念的には、フレームバフファー絵素ｘ、ｙ　（表示絵素ｘ、ｙの色値を指定す る）を構成するビットはフレームバッファー内の該絵素場所に全て格納されてい ると看做されるが、これは３次元構成と看做される。第３図の概念的表現を参照 すると、フレームバフファー２６は、表示装置のｘｘｙ表示絵素に対応する、横 方向にＸ個のフレームバッファー絵素、垂直方向にＹ個のフレームバッファー絵 素のアレイから成る；特定のフレームバッファー位置（Ｘ、ｙ）においてフレー ムバフファーはフレームパンファー絵素を構成するｎビットを有する。フレーム バッファー絵素は深さｎを有すると言われる。

モジュールアドレス指定手段１７及びコントローラ１８は、成る隣り合うフレー ムバフファー絵素がバンク２０において並列にコントローラ１８を通して、モジ ュールアドレス指定手段１７から全てのチップに並列に供給される、チップ原点 に対する単一の場所アドレスに応答してアクセスされ得る様に、バンク２０のＡ ×ＢビデオＲＡＭチップ内のアドレス指定されたアレイ場所への信号の格納を制 御する。特に、フレームバッファー絵素信号は、ＷＸＨ絵素の更新アレイに並列 にアクセスすることが出来る様に格納され、該更新アレイは、確定した原点を有 する複数の斯かるＷｘＨ更新アレイによりＸｘＹフレームバッファー全体（及び 表示装置）をタイリングすることが出来る様に指定される。各更新アレイは、ア レイ原点特定子で特定することが出来る。更新アレイの寸法Ｗ、Ｈは、チップア レイの寸法Ａ、Ｂに等しくなくてもよいが、最も単純な場合にはＷ＝ＡでＨ＝Ｂ である。

チップ２４のシリアル出力ボートとビデオ出力回路２２との間の接続１５０は、 チップ２４と表示スクリーンとの間のマツピングを決定する：即ち、コントロー ラ１８とチップ２４との間のマンピングにより示されるメモリー２０内のフレー ムバッファー絵素は、表示を新鮮化するために（ｘ、ｙ）のラスター順序でシリ アルにアクセスされる。

第４図を参照すると、概念的３次元フレームバッファーと、平面上に展開された 対応する実体的チップバンクとの間のマンピングが例示されている。（採用され た特定の数は、現実のグラフィックスサブシステムのそれではなくて、簡単な例 を示すために選ばれている。）代表的フレームバッファー２６−Ｅは図示の如く に１００個ノア１／−Ｌ　バー／　７７−絵素（Ｘ＝　１０）　ｘ　（Ｙ−１０ ）を持っており、各絵素は代表的深さｎ＝４ビツトを持っている。

フレームパンファーを表わす信号は、物理的には、（Ａ＝５）ｘ（Ｂ−５）チッ プアレイ　（Ｋ＝２５個のチップ）から成るチップバンク２０−Ｈに格納され、 コントローラ（図示せず）により制御されて該コントローラからチングアレイ２ ０−Ｅ内の各チップ（ａ、ｂ）への４ビット並列アクセスを提供する。各チップ に４個の４ビフト絵素を格納することが出来ると仮定する。従って、バンク２０ −Ｅのチップ（ａ＝１、ｂ＝１）はその第１の場所に４ピントの絵素（ｘ＝１、 ｙ＝１）を格納する；絵素（ｘ＝２、ｙ−１）はチップの対応する第１の場所（ ａ＝２、ｂ＝１）に格納される。これら２個の絵素は第１更新アレイ内にあり、 チップアレイ内の異なるチップにあり且つそれぞれのチップ内の対応する場所に あるので、並列にアクセスされることが出来る。しがし、フレームバッファー絵 素（ｘ＝１、ｙ＝６）はバンク２０−Ｅのチップ（ａ＝１、ｂ＝１）の第３の場 所に格納されるので、それは絵素（ｘ＝１、ｙ＝１）と並列にアクセスされるこ とが出来ない。以上から分かる様に、フレームバフファー２６−Ｅは、（１，１ ）、（６，１）（１，６）及び（６，６）にアレイ原点を有するフレームバッフ ァー絵素の４個の５×５更新アレイによりタイリングされ、グラフィックスサブ システムメモリーに格納された、更新アレイのフレームバフファー絵素の全てを 表わす信号はアドレス指定手段１７からの華−の場所アドレスにより指定される 、単一のメモリートランザクションで同時に並列にアクセスされる。

興味ある実際のグラフィックスシステムでは、表示をタイリングするために４個 より多数の更新アレイが必要である。フレームパンファー絵素は、チップ２４− Ｅ内の隣り合う格納場所の組に格納される。

第５図を参照すると、コントローラ１８は、該コントローラの状態を制御する状 態マシン１００を提供する；状態マシン１００はライン８０でインターフェース １２がらタイミング信号を受信する。コントローラ１Ｂは更に読み書きイネーブ ル発生手段１０２を提供し、これはコントローラグラフィ、クス変換動作の過程 でバンク２０のチップ２４の各々にライン８８で読み書きイネーブル信号を出力 する。８ビット並列経路を持った（Ａ＝５）ｘ　（Ｂ＝４）チップバンク２ｏを 有する実施例では、データはコントローラ１８とサブシステムバス１６との間で は４０ビット並列経路８４で伝送される；データはコントローラ１８とメモリー バンク２０との間では１６０ビフ［並列経路８６で伝送される。

バンク２０の各メモリーチップについて、コントローラ１８は１０４でグラフィ ックス動作実行用の内部論理プロセンサーを提供し、１０４のプロセンサーは並 列に（同時に）動作する。このグラフィックス動作は、例えば、フレームバッフ ァーへの幾何学的図形の書き込み、フレームバッファーの一部分から別の部分へ の図形の移動（これにはフレームバッファーの両方の部分の書き直しが必要であ る）、線を引（こと、などを含む。また、別に３個の論理プロセンサー１０５が 設けられており、これは後述する様にプロセッサー１０４と並列に動作する。

フレームバッファーは、確定した原点を持った数個の更新されたアレイによりタ イリングされる。フレームバッファー記憶装置に書き込まれるべき図形は一般に 更新アレイのサブセントのみにマフピングされる。フレームバッファーへの線又 は幾何学的図形の書き込みの動作は２個の基本的ステップから成る。第１に、図 形をタイリングするためにどの更新アレイをアドレス指定するべきかを判定し、 つぎにその各アレイをアドレス指定する必要があり；第２に、アドレス指定され た更新アレイ内のどの絵素指定を書き込まなければならないかを判定してその絵 素指定を書き込むことが必要である。これらのステップの各々を実行する手段及 び方法について以下に説明をする。

説明する動作は半空間表示の使用を基本とする。第６図から分かる様に、方向指 定された線が平面を左右の半空間に分ける。半空間評価は、方向指定線のどちら の側に点（平面内の）があるのかを決定する。第６図においては、この方向指定 された線に関して、「＋」として示されている全ての点が左側半空間内にあり、 「−」として示されている全ての点が右側半空間内にある。この線は無限の長さ を有する。

与えられた点に・ついて、与えられた線に関する個性の評価は線の一般方程式、 ０％　ｙ＝ｍｘ＋ｂ に基づき、ここでｍは該線の傾きで、ｂはＹ切片である。方程式Ｆ１＋は該線上 のＸ及びｙについては真でありＢｙ＞ｍｘ＋ｂは該線の一方の側の点に対して成 り立ち；ｙ＜ｍｘ４−ｂは該線の他方の側の点に対して成り立つ。指定された２ 個の点（Ｘ＋、ｙ＋）及び（Ｘ２、ｙｚ）を通る線については、線方程式の定数 はｍ＝ｄｙ／ｄ　ｘ、ｂ＝　（ｙ＋　−（ｄ　ｙ／ｄ　ｘ）　ｘｌ）であり、こ こでｄ　）’　＝ｙｚ−ｙＩ％　ｄｘ＝ｘｚ　ｘｌである。従って、線を指定す る２個の点により画定される半空間を評価するために、方程式（２）を評価しな ければならない： ｆ２）　）’＝　（ｄｙ／ｄｘ）Ｘ＋ｙ＋　（ｄｙ／ｄｘ）Ｘ＋点（ｘｌ、ｙ＋ ）及び（ｘｚ、ｙｚ）が与えられる順序は線の方向を指定する。

方程式（２）は実数系で表現される。本動作では、特定の絵素が描かれるべき図 形の内側にあるか外側にあるか決定するために該方程式をフレームバッファー絵 素の特定の場所について評価しなければならないが、該図形は複数の方向指定さ れた線から成る。方程式（２）から方程式（３）が導かれる：（３１ｄｘ−ｙ− ｄｙ−ｘ−ｄｘ−ｙ、＋ｄｙ−ｘ、＝０これは、有利なことに、除算を回避する 演算である。

方程式（３）の左辺は該線上の（ｘ、ｙ）に対してはＯであり、咳線の一方の側 の（Ｘ、ｙ）に対しては正であり、核線の他方の側の（ｘ、ｙ）に対しては負で ある。構成要素が割合に少ないけれども評価を迅速に実行することの出来る回路 （プロセンサー１０４．１０５）を設けるために、更新アレイ内の絵素の場所を アレイ原点（ｏｒ＋ｇｉｎｘ　、Ｏｌ”１ｇ１ｎｙ　）及び酸アレイ内での絵素 オフセント（サイトオフセット）　（ｏｆｆｓｅｔＸ％　ｏｆｆｓｅｔ、　）と で表わすことにより方程式（３）を更に変形して＋　Ｘ　”Ｏｒｌｇｊｎｘ　＋ ０ｆｆＳｅｔｚ　％ｙ　＝ｏｒｆｇｉｎ、　＋ｏｆｆｓｅｔ、　）　、方程式（ ４）に到達する：（４ａ）　ｄ　ｘ　−ｏｆｆｓｅｔ、　−ｄ　ｙ　・ｏｆｆｓ ｅｔｌｌ＝（４ｂ）　−ｄ　ｘ　−ｏｒｉｇｉｎ、　＋　ｄ　ｙ　−ｏｒｉｇｉ ｎ、　＋（４ｃ）　ｄ　ｘ　’３１＋　−ｄ　Ｖ　’ＸＩ　Ｈ方程式（４）の形 は、計算を最小限にし、従って回路及び計算時間の両方を最小限にするので、有 利である。その項の大部分は、半空間評価１回につき１回（即ち、フレームバフ ファーに書き込まれるべき幾何学的図形の各方向指定線につき１回）又はアレイ アクセス１回毎に１回づつ、計算することが出来る。方程式（４）の項のうち、 ｄｘ、ｄｙ、χ１及びｙｌはどの半空間についても一定であるので、（４ｃ）は 半空間毎に１回だけ計算すればよい、この式の値は、更新アレイ内での絵素位置 にも、他の更新アレイへの変更にも影響されない０式（４ｂ）は各更新アレイア クセスに１回だけ計算しなければならない。

式（４ａ）は、アレイの全てのサイトについて評価しなければならない、しかし 、式ｏｆｆｓｅｔ、及びｏｆｆｓｅｔ、はアレイ内のサイト位置を指定する正の 整数である；これはハードウェア設計で決定されるので、これらの値はコントロ ーラ１８に組み込まれる。　（４ａ）の値はｄｘ及び６７０項で容易に見出すこ とができる；結果（「サイト値」）はコントローラ１８により各半空間について （即ち、各方向指定線について）計算されて各アレイサイトについて格納される 。サイト値は、アクセスされたアレイに依存せず、描かれる図形を構成する特定 の線について一定である。ｄｘ、ｄｙＯ値はインターフェース１２により提供さ れる。

（４ｂ）及び（４ｃ）の和は「半空間定数」と呼ばれる。アクセスされた各々の 更新アレイについて新しい半空間定数を指定しなければならいが、それは、その 値がアレイの原点（Ｏｒｉｇｌｎｘ　、ＯｒｊｇｌＦｌｙ　）に依存するからで ある。半空間定数の同じ値が１０４のどの論理プロセンサーに対しても指定され る。格納されたサイト値及び半空間定数の和の符号は、線に関する絵素の個性を 与える判別式として機能する；符号ビットは興味ある唯一のビットであるので、 加算器の代わりに比較器を使うことが出来る。従って、第１１図を参照すると、 １０４の各論理プロセッサーは、タイリング動作開始時に入力されるサイト値を 格納するレジスター２０４と；大きさ比較器２００（これに対してレジスター２ ０４からのサイト値は第１人力である）；及び第２人力２０２　（ここで該アレ イについての半空間定数が比較器２００に入力される）から成っている。判別信 号はライン２０６に出力される。

半空間評価は、フレームバッファーに書かれるべき図形を画する各線について行 なわなければならない、第７図を参照すると、例えば三角形の内側区域は、方向 指定線として表わされる辺に関して３個の半空間の共通部分として表わすことが 出来る。咳線の交叉点間の線分は凸幾何学的図形の閉じた境界を構成する。咳線 の方向は、該線分が境界を単一の向きに巡回する様になっていなければならない ；即ち該線分は全て「鼻から尾へ」でなければならない、絵素が該三角形の内側 にあるか否か確認することは、その３個の方向指定線に関するその個性を同時に 評価することによって達成される。従って、各絵素について、各半空間評価を行 なうために第１１図に示されている種類のプロセンサー１０４に設けなければな らない。

全ての境界線についての判別式の論理ＡＮＤは最終結果判別式を与える；即ち、 咳絵素は、該三角形の内側にあるべき全ての方向指定線に関して内側でなければ ならない。（線上の絵素は、本発明と無関係の考慮事項に基づいてどちらかの半 空間に割り当てられる。

該ＡＮＤの出力は、該絵素の指定が格納されているメモリーチップ２４に対して 書き込みイネーブル８８を調整するために使われる。結果判別式の第１の値は絵 素の内側性を指定し；第２の値は外側性を指定する。絵素サイトに対する書き込 みイネーブルは、第２の値の結果判別式の存在する時には、提供されることが出 来ない９例えばウィントーイング、クリッピングその他の操作の結果として他の 条件を書き込みイネーブルに課すことが出来る。該方法は、ｎ個の辺を有する凸 多角形に一般化することが出来る；もっと複雑な図形も、凸多角形から構成され るものとして表わすことが出来る。ラスター表示上の線分は、４個の半空間の共 通部分としてモデル化することが出来る。

描かれるべき幾何学図形を（表示上の頂点の（ｘ、ｙ＞位置を与えるなどにより ）指定するデータ信号が、プロセンサー５０によりインターフェース１２に送ら れ、これは所要のデータをコントローラ１８に送る。その指定は、線分の終点を 指定する順序で明示的に又は暗示的に、相互交叉点間の線分により閉じた図形が 指定され且つ該線分が図形の境界を単一の向きに巡回する様に、該線分の各々の 方向を包含していなければならない、変換動作は、描かれるべき図形の任意の場 所から開始することが出来る；例えば、第１の頂点を選択して、それがマツピン グされる更新アレイに最初にアクセスすることが出来る。その様にする代わりに 、描かれるべき図形の左端（又は右端）の点を発見するために予備的評価を行な い、その後、その点がマツピングされる更新アレイに最初にアクセスすることも 出来る。この後者の方法は成る種の動作を節約する。

状態マシン１００に制御された通りに、コントローラ１８は最初の更新アレイに アクセスして動作を開始する。コントローラ１８は９４の適切なアドレス要求を インターフェース１７に出力し、これは、対応する場所アドレス信号メモリーバ ンク２０に提供する。描かれるべき図形の対応する部分に関して第１更新アレイ の絵素について半空間評価を同時に行なうことによって、コントローラ１８のプ ロセッサー１０４は書き込みイネーブル手段１０２を制御して８８に信号を出力 させ、対応する絵素の書き込みを許す。

該幾何学的図形がタイリングされ終るまで、次の更新アレイをアドレス指定し、 アクセスし、書き込まなければならない、タイリング動作は第８図に示されてお り、この場合、三角形が５３個の更新アレイでタイリングされている。容箱の中 の数は、更新アレイがアクセスされる順序を示す、アレイ１が最初にアクセスさ れる。第８図に示されている方法では、最初にアクセスされるアレイは、第１の 頂点に伴うアレイである。別の方法では、アレイ５３が、それにマツピングされ る図形の左端の要素を持っているので、最初にアクセスされる。

コントローラ１８は、最初にアクセスされる更新アレイのアドレスを記憶装置１ １５に格納する。最初のアレイの絵素は前述の様に書き込まれる。最初にアクセ スされるアレイの下のプレイまで該図形が続いているか否か判定する試験（後述 する）が行なわれる；若しそうならば、格納されるアレイアドレスにその印が付 される（例えばフラグにより）。同様に、その試験は、最初のアレイより上のア レイまで該図形が続いているか否か判定するために行なわれる；若しそうならば 、格納されるアレイアドレスにその印が付される。描かれるべき図形が最初にそ の左端の点を発見するために評価されなかったならば、該試験を行なって、該図 形が最初のアレイの左にあるアレイまで続いているか否か判定する。

若しそうならば、コントローラ１８はアドレス要求信号９４を出力し、次のアレ イを指定する；これに応じて、アドレス指定手段１７は場所アドレス信号２７を メモリーバンク２０に出力し、指定された次の更新アレイをアドレス指定する。

この次のアレイの絵素は、前述の半空間評価操作の結果として書かれる＊　ｔｔ Ａ試験（下、上、及び左）が再び行なわれる。しかし、この行内のいずれかのア レイのアドレスが先に格納され、下方への連続のフラグが付されていれば、この アレイのアドレスにはそのフラグが付されない：この動作は、試験の結果、該図 形が次の左のアレイにマツピングされないことを示すまで繰り返される０例えば 、第８図において、アレイ１書き込み後、該試験から、その左側のアレイが該図 形にマンピングされないことが分かる。

次にコントローラ１８は（１１５に格納されている最初のアレイの指定を使って ）最初のアレイの右側の次のアレイに対して該試験を行なう、再び、図形がこの アレイにマフピングされるならば、それがアクセスされ、絵素が前述の様に並列 半空間評価動作によって書かれる。開始点の指定が保存されているので、同じア レイに対してアクセス又は書き込みが２回行なわれることはない。

アレイの水平行に関しての操作の終了時には、その行内の、該図形がマツピング される全てのアレイに対してアクセス及び書き込みが行なわれ終っており、上へ の連続及び下への連続について精々１個のアレイアドレスにフラグが付されてい る。

その行内の他のアレイがいずれも該図形にマツピングされないと分かった時、コ ントローラ１８はそのフラグが付されているアレイアドレスに関して作動して下 方の隣接するアレイにアクセスする。これは、次の水平手順の最初のアレイとな る。下方のアレイがいずれも該図形にマツピングされないと分かった時、プロセ スは、図形の上方への連続のフラグが付されている最初に格納されたアレイに飛 ぶ。上向きフラグがそれ以上発見されない時、プロセスは終了する。」二向きフ ラグは下向きフラグへ移動する前に初めて使い尽くされることが出来ることが分 かる；必要なことは、単に、図形がマフピングされる全てのアレイが、動作の反 復無しに、アクセスされ書き込みされなければならないことである。

図形が隣りのアレイにマツピングされるか否か試験するために、い先にアドレス 指定された４Ｘ４アレイ内の絵素の行又は列として定義される。（，４Ｘ４）と いう寸法は単なる例示である。）関連の半空間評価は、該縁セットの境界と成る ２個の絵素の各々をサンプリングすることによって行なわれる。しかし、第９図 に示されている様に、サンプリングされる絵素の一つ（０，０）（その原点の角 に位置すると看做される）は、現在アクセスされる更新アレイ内にあり、他方（ ０，４）はその外側にある。（０，０）絵素評価は、図形を該更新アレイに書き 込む過程で１０４の対応する論理プロセッサーにより実行される；全で現在アク セスされているアレイの外側にある３個の絵素場所（４，０）、（０，４）及び （４，４）の評価を平行して行なう３個の論理プロセンサー１０５が別に設けら れている。これらの場所は、現在アクセスされているアレイの場所と同時にはア クセスされ得ないので、その３個のプロセッサー１０５は書き込みイネーブル手 段を制御しない、プロセッサー１０５は、その他の面では、第１図に示されてい る様に１０４のそれと同様である。これらのプロセッサー１０５の出力は、アク セスされるべき他の更新アレイを選択することによって図形をタイリングする目 的に限って使用される。

３個の線分１１■及び■が第１アレイにマツピングされるものとして示されてい る。該試験は、左側の次のアレイをアドレス指定するべきか否か判定することに 関して行なわれる。絵素（０，０）及び（０，４）の各々は、酸３個の線分の各 々に関して評価される。

左側アクセスについての基準は、図形により画定される各半空間が左縁セントの サンプル絵素のうちの１個を内側に持つことである。内側のサンプル絵素は、該 半空間のいずれについても同じである必要はない；しかしどの線分も、両方の絵 素を排除することは出来ない、線分工については、サンプル絵素（０，４）が内 側半空間にあるものと分かり；線分■については、サンプル絵素（Ｏｌｏ）が内 側半空間にあるものと分かり；線分■については、両方の絵素が内側半空間にあ ると分かる。各半空間について少なくとも１個のサンプル絵素が内側にあるので 、該図形は次の左側の更新アレイにマツピングされるものと看做される。従って 、コントローラ１８は該アレイを指定するアドレス要求信号９４をアドレス指定 手段１７に発し、これは対応する場所アドレス信号をメモリーバンク２０に提供 する。

最後の制約が課される。第１０図に示されている様に、方向指定された線分Ｉ、 ■、■から成る三角形は、アレイの絵素（１，１）にマツピングされる頂点を端 部に有する。しかし、水平な該アレイを図示のアレイの左側にアドレス指定する べきか否か判定するために上記試験を行なうと、該試験は満足されることが分が るが、実際には該図形は次のアレイには書き込まれるべきでない。

誤ったアドレス指定を防止するため、書かれる図形を囲む「境界限定箱」　（最 初にプロセンサー５０から送られる頂点情報を導出される）の指定が１１５に格 納される０次のアレイのアドレス指定を要求する前に、コントローラ１８は酸ア レイの（ｘ、ｙ）位置を該境界限定箱の位置と比較する。その結果、次のアレイ が該境界限定箱の外側にあることが分かれば、その試験の結果は無効にされる。

一方のサンプル絵素に対する半空間評価は、選択された絵素をアクセスされたフ レームバフファー更新アレイに書き込む動作中に行なわれ、他方はこの書き込み 動作と同時に容易に行なわれるので、次の更新アレイを選択する上記動作は特に 有利である。従って、試験を迅速に且つ簡単に行なうことが出来る。

また、上記の動作は、線及び多角形をフレームバッファーに書き込むのに等しく 有益である。これは、単一の動作モード用に回路を設ける必要があるだけなので 、コントローラの設計に節約をもたらすものである。対照的に、線を描（ために 従来技術において使われる増分動作は、多角形を描（ための増分動作とは一般に 全く異なり、斯かる増分変換システムに付加的回路を設けることを必要とする。

更に、上記動作は、例えばプロセンサー５０から送られるフレームバッファー内 の頂点の位置などのデータに関して直接実行される。対照的に、多くの増分変換 動作においては、斯かるデータを該動作に使用するのに適した形に変換すること が必要である：この標準段階は本発明の動作では不要であり、変換動作を完了す るための時間を短縮することが出来る。

（１６へ１６から） ＦＩＧ、−１１ 国際調査報告 Ｓ＾　２６２７３

Claims (1)

1. 【特許請求の範囲】 １．Ｘ×Ｙラスターフレームバッファーの絵素（ｘ，ｙ）を指定する信号を格納 するために組織されたフレームバッファー記憶装置を有し、前記記憶装置は複数 のフレームバッファー絵素更新アレイとして順次にアドレス指定可能であり、前 記更新アレイの組は該フレームバッファーをタイリングし、各前記更新アレイは 、前記フレームバッファーに関して確定した原点を有すると共に、隣接して位置 する複数のフレームバッファー絵素の指定のための格納サイトから成っており、 各前記格納サイトは、前記更新アレイ原点に関するオフセットにより指定可能で あり、前記更新アレイの絵素指定は並列メモリートランザクションにおいて同時 に更新可能であるグラフィックスサブシステムにおいて、 描かれるべきフレームバッファー絵素を選択する方法であって、（１）前記フレ ームバッファーに関して方向指定された線を指定し、 （２）前記更新アレイにアクセスし、 （３）同時に前記のアクセスされたアレイの全ての絵素サイトについて、 （ａ）その指定が前記絵素サイトに格納されているフレームバッファー絵素の、 前記方向指定線に関する側性を評価して、前記のアクセスされたアレイの各絵素 サイトについて１ビット判別信号を導出し、 （ｂ）前記判別信号の第１の値を使って前記のアクセスアレイの絵素サイトへの 書き込みを阻止するステップから成ることを特徴とする方法。 ２．Ｘ×Ｙラスターフレームバッファーの絵素（ｘ，ｙ）を指定する信号を格納 するために組織されたフレームバッファー記憶装置を有し、前記記憶装置は複数 のフレームバッファー絵素更新アレイとして順次にアドレス指定可能であり、前 記更新アレイの組は該フレームバッファーをタイリングし、各前記更新アレイは 、前記フレームバッファーに関して確定した原点を有すると共に、隣接して位置 する複数のフレームバッファー絵素の指定のための格納サイトから成っており、 各前記格納サイトは、前記更新アレイ原点に関するオフセットにより指定可能で あり、前記更新アレイの絵素指定は並列メモリートランザクションにおいて同時 に更新可能であるグラフィックスサブシステムにおいて、 凸幾何学図形を前記フレームバッファー記憶装置に書き込む方法であって、 （１）前記フレームバッファーに関して、方向指定された線の組を、該線の相互 交叉点間の線分が前記図形の境界を構成する様に指定することによって、前記フ レームバッファー記憶装置に書き込まれるべき図形を指定し、前記線の方向を、 前記線分が前記境界を単一の向きに巡回する様に指定し、（２）前記更新アレイ にアクセスし、 （３）同時に前記のアクセスされたアレイの全ての絵素サイトについて、同時に 前記組の各方向指定線について、（ａ）その指定が前記絵素サイトに格納されて いるフレームバッファー絵素の、前記方向指定線に関する側性を評価して、前記 のアクセスされたアレイの各絵素サイトについて１ビット判別信号を導出し、 （ｂ）前記の方向指定線の組について前記判別信号のＡＮＤを取って結果判別信 号を導出し、 （ｃ）書かれるべき図形に関して該フレームバッファー絵素の外側性を指定する 前記結果判別信号の第１の値を使って前記のアクセスされたアレイの絵素サイト への書き込みを阻止し、（４）他の絵素についてステップ１−３を反復して、前 記の書かれるべき図形をタイリングするステップから成ることを特徴とする方法 。 ３．Ｘ×Ｙラスターフレームバッファーの絵素（ｘ，ｙ）を指定する信号を格納 するために組織されたフレームバッファー記憶装置を有し、前記記憶装置は複数 のフレームバッファー絵素更新アレイとして順次にアドレス指定可能であり、前 記更新アレイの組は該フレームバッファーをタイリングし、各前記更新アレイは 、前記フレームバッファーに関して確定した原点を有すると共に、隣接して位置 する複数のフレームバッファー絵素の指定のための格納サイトから成っており、 各前記格納サイトは、前記更新アレイ原点に関するオフセットにより指定可能で あり、前記更新アレイの絵素指定は並列メモリートランザクションにおいて同時 に更新可能であるグラフィックスサブシステムにおいて、 幾何学的図形を前記フレームバッファーに書き込む方法であって、 （１）前記の書き込まれるべき図形を凸幾何学図形の組に分解し、（２）各前記 凸幾何学図形について、前記フレームバッファーに関して方向指定された線の組 を、前記線の相互交差点間の線分が前記図形の境界を構成する様に指定し、前記 線の方向を、前記線分が前記境界を単一の向きに巡回する様に指定し、（３）前 記更新アレイにアクセスし、 （４）同時に前記のアクセスされたアレイの全ての絵素サイトについて、同時に 前記組の各方向指定線について、（ａ）その指定が前記絵素サイトに格納されて いるフレームバッファー絵素の、前記方向指定線に関する側性を評価して、前記 のアクセスされたアレイの各絵素サイトについて１ビット判別信号を導出し、 （ｂ）前記の方向指定線の組について前記判別信号のＡＮＤを取って結果判別信 号を導出し、 （ｃ）書かれるべき図形に関して該フレームバッファー絵素の外側性を指定する 前記結果判別信号の第１の値を使って前記のアクセスされたアレイの絵素サイト への書き込みを阻止し、（５）他のアレイについてステップ１−４を反復して前 記凸幾何学図形をタイリングし、 （６）前記の書かれるべき図形が分解されて成る前記凸幾何学図形についてステ ップ１−５を反復するステップから成ることを特徴とする方法。 ４．Ｘ×Ｙラスターフレームバッファーの絵素（ｘ，ｙ）を指定する信号を格納 するために組織されたフレームバッファー記憶装置を有し、前記記憶装置は複数 のフレームバッファー絵素更新アレイとして順次にアドレス指定可能であり、前 記更新アレイの組は該フレームバッファーをタイリングし、各前記更新アレイは 、前記フレームバッファーに関して確定した原点（ｏｒｉｇｉｎｘ、ｏｒｉｇｉ ｎｙ）を有すると共に、隣接して位置する複数のフレームバッファー絵素の指定 のための格納場所から成り、各前記格納場所は、前記更新アレイ原点に関するオ フセット（ｏｆｆｓｅｔｘ、ｏｆｆｓｅｔｙ）により指定可能であり、前記更新 アレイの絵素指定は並列メモリートランザクションで同時に更新可能であるグラ フィックスサブシステムにおいて、書かれるべきフレームバッファー絵素を選択 する方法であって、（１）前記フレームバッファーに関して方向指定された線を （ｘ１、ｙ１）（ｘ２、ｙ２）として指定し、 （２）前記線について （ｘ２−ｘ１）・ｙ１−（ｙ２−ｙ１）・ｘ３＝Ｃを計算し、 （３）前記更新アレイにアクセスし、 （４）前記線及びアレイについて （ｘ２−ｘ１）・ｏｒｉｇｉｎｙ−（ｙ２−ｙ１）・ｏｒｉｇｉｎｘ＝Ｂを計算 し、 （５）同時に前記のアクセスされたアレイの各絵素サイトについて、 ′（ａ）（ｘ２−ｘ１）・ｏｆｆｓｅｔｙ−（ｙ２−ｙ１）・ｏｆｆｓｅｔｘ＝ Ａを計算し、 （ｂ）Ａを（Ｂ＋Ｃ）と比較して前記のアクセスされたアレイの絵素サイトの各 々について１ビット判別信号を導出し、（ｃ）前記判別信号の第１の値を使って 、前記のアクセスされたアレイの絵素サイトに格納されている絵素指定の書き込 みを阻止するステップから成ることを特徴とする方法。 ５．Ｘ×Ｙラスターフレームバッファーの絵素（ｘ，ｙ）を指定する信号を格納 するために組織されたフレームバッファー記憶装置を有し、前記記憶装置は複数 のフレームバッファー絵素更新アレイとして順次にアドレス指定可能であり、前 記更新アレイの組は該フレームバッファーをタイリングし、各前記更新アレイは 、前記フレームバッファーに関して確定した原点（ｏｒｉｇｉｎｘ、ｏｒｉｇｉ ｎｙ）を有すると共に、隣接して位置する複数のフレームバッファー絵素の指定 のための格納場所から成り、各前記格納場所は、前記更新アレイ原点に関するオ フセット（ｏｆｆｓｅｔｘ、ｏｆｆｓｅｔｙ）により指定可能であり、前記更新 アレイの絵素指定は並列メモリートランザクションで同時に更新可能であるグラ フィックスサブシステムにおいて、凸幾何学図形を前記フレームバッファー記憶 装置に書き込む方法であって、 （１）前記フレームバッファーに関して方向指定された線の組を、該線の相互交 叉点間の線分が前記図形の境界を構成する様に指定することによって、前記フレ ームバッファー記憶装置に書き込まれるべき図形を指定し、前記線の方向を、前 記線分が前記境界を単一の向きに巡回する様に指定し、各線を（ｘ１、ｙ１）、 （ｘ２、ｙ２）として指定し、 （２）前記組の各方向指定線について （ｘ２−ｘ１）・ｙ１−（ｙ２−ｙ１）・ｘ１＝Ｃを計算し、 （３）前記更新アレイにアクセスし、 （４）前記アレイ及び各前記線について、（ｘ２−ｘ１）・ｏｒｉｇｉｎｙ−（ ｙ２−ｙ１）・ｏｒｉｇｉｎｘ＝Ｂを計算し、 （５）同時に各前記線について、同時に前記のアクセスされたアレイの各前記絵 素サイトについて、 （ａ）（ｘ２−ｘ１）・ｏｆｆｓｅｔｙ−（ｙ２−ｙ１）・ｏｆｆｓｅｔｘ＝Ａ を計算し、 （ｂ）Ａを（Ｂ＋Ｃ）と比較して、線に関して前記のアクセスされたアレイの絵 素サイトの各々について１ビット判別信号を導出し、 （ｃ）各前記絵素サイトについて、方向指定線の前記組についての前記判別信号 のＡＮＤを取って結果判別信号を導出し、（ｄ）書かれるべき図形に関する該フ レームバッファー絵素の外側性を指定する前記結果判別信号の第１の値を使って 、前記のアクセスされたアレイの絵素サイトに格納されている絵素指定の書き込 みを阻止し、 （６）他のアレイについてステップ１−５を反復して、前記の書かれるべき図形 がタイリングするステップから成ることを特徴とする方法。 ６．Ｘ×Ｙラスターフレームバッファーの絵素（ｘ，ｙ）を指定する信号を格納 するために組織されたフレームバッファー記憶装置を有し、前記記憶装置は複数 のフレームバッファー絵素更新アレイとして順次にアドレス指定可能であり、更 新アレイの組は該フレームバッファーをタイリングし、各前記更新アレイは、前 記フレームバッファーに関して確定した原点を有すると共に、隣接して位置する 複数のフレームバッファー絵素の指定のための格納サイトから成っており、各前 記格納サイトは、前記更新アレイ原点に関するオフセットにより指定可能であり 、前記更新アレイの絵素指定は並列メモリートランザクションにおいて同時に更 新可能であるグラフィックスサブシステムにおいて、 書かれるべきフレームバッファー絵素を選択する手段であって、前記更新アレイ にアクセスするアドレス指定手段と、前記のアクセスされた更新アレイの前記格 納サイトの書き込みを可能にし又は阻止する書き込みイネーブル手段と、前記の アクセスされたアレイの全ての絵素サイトについて同時に、その指定が前記絵素 サイトに格納されているフレームバッファー絵素の、前記フレームバッファーに 関して指定された方向指定された線に関する側性を評価すると共に、前記のアク セスされたアレイの絵素サイトの各々について１ビット判別信号を導出する手段 と、 前記書き込みイネーブル手段は前記判別信号の第１の値に応答して、前記のアク セスされたアレイの絵素サイトへの書き込みを阻止することと、から成ることを 特徴とする手段。