JPH02500076A - データリミタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電流制御応答時間を具備するデータ・リミタ主班二分駈 本発明は通信用受信機に関し、より具体的にはアナログ信号をディジタル信号を 変換するために、可変時定数を持つデータリミタ回路に関する。

主班Ω宜且 一般的には通信システムであって、及び具体的には、特に選択呼出信号通信（ｓ ｅｌｅｃｔｉｖｅ　ｃａｌｌ　ｓｉｇｎａ６Ｊｉｎｇ）を利用するページング・ システムは、基地局送信機からベージング受信機へ情報を送信することによって 選択されたベージング・システムの受信機を呼び出すために広く使用されるよう になって来ている。最新のベージング受信機は、トーン（信号音）（ｔｏｎｅ） 、信号音及び音声（ｔｏｎｅ　ａｎｄ　ｖｏｉｃｅ）、または、データメツセー ジの種々の組合わせを持つ情報に対してベージング受信機を応答させることを可 能にするマイクロプロセッサの利用を通して多機能な可能性を達成してきている 。この情報は、いかなる数のページングコード化手段及びメツセージフォーマッ トを用いても送信されている。

同期化ベージング・システムにおいて利用されるのに適した先行技術の受信シス テムのブロック構成図は第１図に図示されている。その受信機は、ＲＦ（無線周 波）信号を受信しかつそれを受信機１２に送信するアンテナ１０を含み、ここで ＲＦ倍信号、ＲＦ増幅器及び第１のミキサによってそれぞれ、第１の中間周波数 （１，Ｆ、”）信号に増幅及び変換される。この■。

Ｆ、信号は、なるべく受信機の後部（ｒｅｃｅｉｖｅｒ’　５ｂａｃｋｅｎｄ） に指向されて導かれており、ここで、第１の１、Ｆ、信号は第２の１．Ｆ、信号 に変換され、デュアル変換受信機内では、増幅され、制限（リミット）され、復 調され、かつフィルタリングされる。出力１４における出力信号の電圧レベルは 、コード化された２進（バイナリ−）データまたはディジタルデータを表わす。

受信機１２の出力１４は、結合キャパシタ１８及びデータ・リミタ１６の差動入 力間に結合されたバイアス抵抗１７を介してデータ・リミタ１６の入力へ容量的 に結合されている。

データ・リミタ１６の出力１３は、さらに望ましいプロセシングのためにデータ プロセッサ２０に指向され導かれている。

受信機システムはまた、受信機システムの様々な部品と電源（Ｂ＋）との間に接 続された１つまたはそれ以上のスイッチ（期的にターンオン、ターンオフされ、 当業技術者には技術的によく知られた技術であるバッチリーセイピングの特徴を 提供している。（例えばトランジスタのような）スイッチ２６は、リミタバイア ス抵抗１７及び入力インピーダンスと並列に望ましくは抵抗２７を配置すること によって、結合キャパシタ１８をプリチャージするために周期的に閉じられ、そ れによって全体としてのＲＣ時定数を減少させている。スイッチ２６は、スイッ チ２２と同時に、通常は閉じられるが、普通はスイッチ２２よりもわずかに短か い時間だけ閉じられた状態を維持し、このプリチャージを供給する。

普通、受信機１２からデータ・リミタ１６へディジタルデータを通過させること が必要な状況において、キャパシタ１８は低周波数情報及びディジタル信号を通 すため、比較的に大きい限界値である。そこで、長い時間が、キャパシタ１８を チャージするために必要とされ、データ・リミタ１６用のリミタ・バイアス抵抗 １７のような高インピーダンスにそれが接続されている時には特にそうである。

長いチャージ時間は、キャパシタ１８がその正しいバイアス点にチャージされ、 有効データがデータ・デコーデング期間の間にデータ・プロセッサに伝達される ことを確かめるため、対応して増加される受信機の“オン゛時間を必要とする。

延長した受信機オン時間は望ましいより以上に電池エネルギーを消費する故に、 電池節約器（ｂａｔｔｅｒｙ　５ａｖｅｒ）の特徴は延長された受信機のオン時 間により明らかに軽減される。スイッチ２６は、電池節約器２４よりの電力の受 信にもづき直ちに、即ち、スイッチ２２が閉じられる時に、データ・リミタのバ イアス抵抗１７と並列に瞬間的な低インピーダンス・チャージ・パスを提供する ことにより、この状況を軽減するのに用いられる。これは、キャパシタ１８が到 来（入力）データの平均値にもとづき、より急速にバイアス電圧をチャージでき るようにする。もし到来（入力）データが、１又は０の長いストリング（ｓｔｒ ｉｎｇ）を全く持たないことに依存できれば、キャパシタ１８のチャージングは 、望ましいバイアス電圧に非常に接近するであろう。受信したビット・ストリー ムのデータ・デコーデングは、より急速に始まり、電池電圧Ｂ＋が再びスイッチ ２２により除去されるまで続き、それにより、電池節約器の特徴を高めることが できる。

しかし結合（ｃｏｕｐｊ！ｉｎｇ）キャパシタ１８の使用には、いくつかの問題 がある。第２図を簡単に参照するに、電池節約器ストローブ信号Ａとともに、入 力信号Ｈ５しきい値電圧Ｇ、及び先行技術データ・リミタ１６の出力信号Ｅ、が 図示される。

入力信号Ｈは、その波形上に変調されたディジタル・データを含む。信号Ｈがし きい値信号Ｇ（時刻ｔｚ）を通過する時に、データは検出され、信号Ｅに図示す る通りデコードされる。ブリチャージングがあってさえも、時刻ｔ２以前のデー タは失なわれることに注意されたい。理想的な条件（交替する１−０データ・パ ターン）のもとでは、受信機の出力での平均電圧レベルは、望ましい搬送波基準 電圧（ｃａｒｒｉｅｒ　ｒｅｆｅｒｅｎｃｅ　ｖｏｌｔａｇｅ）　、即ち、偏移 しない（ｕｎｄｅｖｉａｔｅｄ）ＲＦ信号に相当する電圧レベルになるであろう 。

ブリチャージングの間隔のあいだ、キャパシタ１８は、この搬送波基準電圧に一 致するバイアス電圧にチャージ（充電）し、適当なデコーデングが行なわれるで あろう。スイッチ２６の開放の直前に１又はＯの長いストリングが受信されれば 、受信機出力１４の平均直流（ＤＣ）電圧は、望ましい基準よりオフセットする であろう。平均ＤＣ電圧は、多数の１が受信されれば増加され、多数の○が受信 されれば減少される。

そこで、キャパシタ１８の両端間の正しいバイアス電圧より比較的実質的なりＣ 電圧オフセットは、このテクニックが予想不能のデータ・パターンを持つ非同期 システムに使用されれば、なお発生するであろう、これは、データ・リミタから の誤まった出力、長い応答時間（信号の受信とリミタ出力における有効データの 間に必要とされる遅延）の結果となり、結局、最終使用者は、ノー・メツセージ 、または、初めに送信されたメツセージとは異なる誤まったメツセージを受信す る結果となるであろう。

１３廊と１真 本発明は、上述の先行技術の問題を軽減する目的で開発された。したがって、本 発明の目的の１つは、通信用受信機のデータ・リミタの応答時間を調整し、かつ 制御するための装置及び方法を提供することである。

本発明の他の目的は、バイアス電流入力及び利得制御入力に依存して制御可能な 可変時定数を持つデータ・リミタを提供することである。

本発明の他の目的は、データ・リミタの時定数を変化するためプロセス手段に応 答するデータ・リミタを具備するベージング受信機を提供することである。

本発明の他の目的は、アナログ入力信号をディジタル出力信号への変換を果たす 比較信号を記憶するプロセス手段に応答するデータ・リミタを有する通信用受信 機を提供することである。

コード化情報を受信する通信用受信機は、一般に受信手段、データ・リミタ及び プロセシング手段を含む。受信手段は、ディジタル・データ・メツセージを表わ すアナログ信号を受信する。データ・リミタは、アナログ信号を、プロセシング 手段に加えられる対応するディジタル信号へ変換する。プロセシング手段は、そ のディジタル・データを受信し処理し、ベージング受信機の使用者にデータ・メ ツセージ及び警報を与えるようにする。プロセシング手段は、また、データ・リ ミタの時定数及び、アナログ信号をディジタル・データに変換するため使用され る比較信号の記憶を制御する。

具体的には、可変時定数を有するデータ・リミタは、増幅手段、積分手段、及び 比較手段を具備する。可変バイアス電流入力を有する増幅手段は、その入力端子 において受信されるアナログ入力より、アナログ基準信号をその出力に発生し、 そのアナログ基準信号は、バイアス電流のバイアスにもとづき決定される。可変 利得制御を有する積分手段は、その出力において、アナログ利得信号よりアナロ グ比較信号を発生し、そのアナログ比較信号は利得のバイアスにもとづき決定す る。アナログ入力信号及びアナログ比較信号に応答する比較手段は、アナログ入 力信号の振幅がアナログ比較信号の振幅より大きいか、または小さいかにもとづ き、その出力においてディジタル出力信号を発生する。プロセシング手段は、第 １、第２、第３制御信号を発生する。振幅手段に加えられる第１制御信号は、バ イアス電流入力を制御する。積分手段に加えられる第２制御信号は、その利得を 制御する。積分手段に加えられる第３制御信号は、アナログ比較信号の記憶を達 成する。

皿皿皇旦巣立に所 第１図は、応答時間の向上のためブリチャージング技術を使用する先行技術の電 池節約システムを図示する。

第２図は、本発明及び先行技術の動作を説明するのに有用な波形を図示する。

第３図は、本発明の全構成（ブロック）図を図示する。

第４図は、１つのトランスコンダクタンス増幅器のみ使用する本発明のデータ・ リミタの１実施例を図示する。

第５図は、第４図の図面のより詳細な概略図を図示する。

第６図は、本発明の積分手段のアナログ回路実施例のより詳細な概略図を図示す る。

第７図は、本発明の積分手段のディジタル回路実施例のより詳細な概略図を図示 する。

第８図は、トランスコンダクタンス増幅器及びコンパレータ（比較手段）を含む 本発明の他の実施例を図示する。

第９図は、第８図の図面のより詳細な概略図を図示する。

しい　のテ　な量゛Ｂ ！、二股迫脱班 図面を全般的に参照すれば、可変電流制御応答時間を有するプログラム可能なデ ータ・リミタを提供する方法及び装置が図示されている。本発明は、以後、ＦＭ 通信用受信機、具体的にはＦＭベージング受信機に関連して説明されるが、本発 明にもとづく装置及び方法は他の型の通信用受信機でも使用できることが企図さ れることは、以下に続く説明の最初の部分において理解される。

一般的に、アンテナ１０は、結局は受信機出力１４において復調信号に変換され 、また、データ・リミタ３０に伝えられる入力信号を有する受信機１２を具える 。受信機１２からの出力１４は、データ・リミタ３０の入力に加えられる。デー タ・リミタ３０は、少なくとも１つのトランスコンダクタンス増幅器及び積分手 段３６を含む、データ・リミタ３０の出力３１は、データ・プロセッサ２０のよ うなデコーデング手段またはプロセシング手段の入力２１に加えられる。データ ・プロセッサ２０の出力３７は、制御人力３９としてデータ・リミタ３０の積分 （器）手段に加えられる。

本発明の１型式において、積分手段の制御入力は、利得（ｇａｉｎ）制御５８及 び保持（ｈ　ｏ　ｌ　ｄ）制御６０を含む。利得制御５８は、積分手段３６の利 得を制御する。保持制御６０は、積分手段３６の出力を有効に記憶する。

データ・プロセッサ２０の他の出力は、ディジタル・アナログ変換器（コンバー タ：ｃｏｎｖｅｒｔｅｒ）３２に加えられる。ディジタル・アナログ・コンバー タ３２の出力３３は、トランスコンダクタンス増幅器のバイアス電流人力３５を 制御する。あるいは、またプロセッサ２０からのディジタル・データ・ラインは 、トランスコンダクタンス増幅器のバイアス電流を制御するため、アナログ出力 ３３を取換えることもできる。データ・リミタ回路３０は、データ・リミタ３０ の時定数（Ｔ、）を制御するため、出力３３または出力３７により制御されうる 。出力３３及び３７は、データ・リミタ３０の時定数を受信される特定のビット ・パターンに適合させるため、データ・プロセッサ２０によりプログラムされる 。さらに、入力３５は、ゼロにセットされることもでき、トランスコンダクタン ス増幅器の非反転入力に加えられる比較電圧りは積分手段３６に記憶される結果 になる。あるいはまた比較電圧は、個々の保持制御６０の起動により記憶される のも可能である。

明確にするために、データ・リミタ回路３０の動作を説明するのに有用な波形を 図示する第２図を参照する。その波形は正確ではなく、単に表示的なものである ことが理解されるべきである。第２図は、ページング受信器がパワー・アップさ れ、また、全パワー・アップ過渡（ｔ　１ａｎｓ　ｉ　ｅｎｔ）が消費される本 発明の電池節約器の実行のための波形を図示している。信号Ａは、データ・プロ セッサの電池節約器の動作により作られる。電池からの流出（ｄｒａｉｎ）を最 少にするため、デコーデング手段またはプロセッサは、２つのモードで操作され る。

即ち、電池節約器のストローブ信号Ａが高“オン”状態であるは、プロセッサは 全演算流追モードであり、そのモードではプロセッサは、実時間で信号をデコー ドできる。電池節約器ストローブ信号の低（／！　ｏ　ｗ）部分は、データ・プ ロセッサの減少した計算能力モードに相当し、ここではデータ・プロセッサは、 単に高電力状態への次の移行に対する間隔の時間を計るだけであ、データ・プロ センサが充分に演算的であるか、または、低減した電力状態である時間は、その ページング・システムが使用する特定のページング構成に依存する。

信号Ｂは、電池節約ストローブ信号の“オン”時間の間に、ページング受信機に より受信されるデータを図示する。アナ口。

グ入力信号Ｂは、データ・リミタ３０の入力２９に加えられる受信機１２の出力 １４に相当する。明らかなようにデータは、技術的に既知の方法で波形Ｂ上で変 調される。信号Ｈはデータ・リミタ１６の入力電圧に相当し、また、信号Ｇは第 １図に図示する先行技術用のデータ・リミタのしきい値電圧を表示する。

信号Ｅは、先行技術データ・リミタの出力に相当する。電池ストローブが低（ｊ ！ｏｗ）となる毎に信号Ｇは衰え、また、先行技術キャパシタはチャージされな ければならないので、そのデータは、各電池節約器ストローブに対し時刻ｔ２ま では検出されない、これを補償する１つの方法は、電池節約器を早く（−ｔｚ） 時に開始させることである。しかし、これは電池の流出を増加する故に望ましく ない。

信号りは、本発明のデータ・リミタ３０の第２人力、または、アナログ比較信号 に相当する。“オフ”間隔のあいだアナログ比較信号りは記憶されうるので、そ のデータは早い１．時にデコードされる。明らかなように、１．時は、ｔ２時（ 信号Ｅ）においてデータをデコードする先行技術以上に著しい改良である。さら に、時定数は、データ・リミタ３０においてプログラム可能であるから電池節約 器ストローブの“オン”間隔のあいだデータを有効にデコードするため、その時 定数は比較電圧りに信号Ｂを追跡させるため変化されることができる。そこで、 信号Ｂのデコードされたデータのディジタル出力信号である出力信号Ｅ及び信号 Ｆを比較すれば、本発明の利点は明らかに理解される。

本発明のデータ・リミタの時定数は制御できるから、そのデータはページング受 信機の動作のあいだ早くデコードされうる。

データ・リミタに対する時定数の制御もまた、１またはＯの極端に長いストリン グがデコードされることを可能にする。

データ・リミタ回路３０は、デコーデング手段としてまた既知のデータ・プロセ ッサ２０のような外部手段により、その回路の時定数を制御するように適合され る。積分手段３６により実行される積分機能は、アナログまたはディジタル回路 のいずれかで実行されうる。バイアス電流人力３５または制御人力３９は、デー タ・リミタの時定数を受信される特定のビット・パターンに適合させるようにデ コーデング手段２０または他の手段により、プログラム可能である。これは、各 ビット・パターンに対し適当な時定数が使用されることを可能にすることにより 、及び、受信機出力でのその結果のＤＣ電圧シフトからの急速な回復により、動 作を最良にする。限られた場合には、バイアス電流人力３５は、ゼロにセットで き、または、代わりに積分手段３６は保持（ｈ　ｏ　ｌ　ｄ）モードにプログラ ムでき、比較電圧りは積分手段３６に記憶される結果となる。これは、その受信 機がオフ（ｏｆｆ）の期間のあいだ比較電圧りを記憶することにより、データ・ リミタ３０を電池節約器回路にて極めて有効に動作させ得る。送信ビット・パタ ーンにたいする急速な応答は、電池節約器ストローブ信号の初めにおける前の“ オン”間隔時間にそのデータ・リミタの時定数を戻すことにより達成される。

さらに、時々、送信ビット・パターンがデコードされている時間のあいだ、デー タ・リミタ比較電圧りを保持することは、有利なことであろう。これは、極端に 長い１またはＯのストリングをデコードすることを可能にする。１例は文字数字 式のディスプレイ・ページング受信機であり、ここでは、ページング受信機アド レスがデ、コードされるまでは、所定の時定数が使用され、次に、長い文字数字 式のメツセージがデコードされるのを可能にするためプロセッサ手段２０からの 命令によりその比較電圧りが記憶される。このメツセージは、正しいデータ・リ ミタ比較電圧りの損失（Ｉ！ｏｓｓ）による劣化なしで全部１または全部Ｏの最 悪のケースである。また、ＲＦ信号フェージングまたはチャネル干渉によるデー タの損失も最少にされる。

■、ｌ〉−久二ゴＬえｌ− 第３図を参照するに、本発明のデータ・リミタ３０を使用するページング受信器 の概略図が図示されている。アンテナ１０は、受信機１２に入力信号を供給し、 その入力信号は最終的には受信機出力１４において復調信号に変換され、また、 入力信号Ｂとしてデータ・リミタ３０の入力２９に加えられる。データ・リミタ ３０は、入力信号Ｂのデータを有効にデ※コードするため比較信号りに適当なレ ベルを維持させることを可能にするプログラム可能な時定数を有するように適合 される。データ・リミタ３０の出力３１は、さらに処理（ｐｒｏｃｅｓｓｉｎｇ ）するためデータ・プロセッサ２０の入力２１に加えられる。

その受信機システムは、受信機システムの種々の部品と電源Ｂ＋の間に接続され るスイッチ２２のような１個または七れ以上のスイッチを含む。スイッチ２２は 、プロセッサ２０の制御のちとに電池節約器ルーチン２４により周期的にターン ・オン。

ターン・オフされ、５業技術者には既知の技術である電池節約の特徴を与える。

データ・プロセッサ２０の他の出力は、アナログ・ディジタル・コンバータ（変 換器）３２に加えられる。

アナログ・ディジタル・コンバータの出力３３は、データ・リミタ３０のバイア ス電流人力３５を制御する。データ・リミタ回路３０は、データ・リミタの時定 数（Ｔ、）を制御するようにアナログ・ディジタル・コンバータ３２により発生 される出力３３により制御され得る。出力３３は、受信される個々のビット・パ ターンにデータ・リミタの時定数を合わせるようにデータ・プロセッサによりプ ログラムされる。データ・プロセッサ２０からの他の出力３７は、データ・リミ タ３０の入力３９に加えられる。入力３９は、データ・リミタ３０にたいする利 得制御及び保持制御を含む、その利得制御は、第４図参照で説明されるであろう データ・リミタ時定数の制御をさらに供給する。保持制御は、第４図を参照して 説明されるであろうデータを有効にデータ・リミタにデコードすることを可能に するように、データ・リミタ電圧比較信号りを選択的に記憶させておく。

特に、第４図を参照するに、本発明のデータ・リミタの概略図が図示されている 。データ・リミタ３０は、入力３５に加えられるバイアス電流Ｉ　ｂｉａｓによ り制御されるトランスコンダクタンス利得（ｇｍ）を有する差動入カデュアル出 カドランスコンダクタンス増幅器３４を含む。受信機１２の出力１４は、増幅器 ３４の非反転入力２９に加えられる。増幅器３４の１つの電流出力２３（１，） は、高利得制限トランスレジスタンス増幅器３８に加えられる。増幅器３８は出 力電流１．を、データ・リミタ３０のディジタル信号Ｆである制限された電圧に 変換する。データ・リミタ３０の出力は、データ・プロセッサ２０の入力２１に 加えられる。増幅器３４に再び言及すれば、増幅器３４の第２出力２５（基準信 号Ｉ２）は、積分手段３６の１人力５２に加えられる。積分手段３６は、入力電 圧Ｉｔ、の時間積分（ｔｉｍｅ　ｉｎｔｅｇｒａｊ２）である出力電圧（比較信 号Ｄ）を発生する。

動作では、ＤＣ電圧バイアスＶ　ｂｉａｓがトランスコンダクタンス増幅器３４ の非反転入力２９に加えられれば、増幅器３４の出力２５からの負帰還は比較電 圧りをドライブし、電圧ＶｂＬ□に接近させる。増幅器３４の出力電流Ｉ、及び Ｉｚは、ゼロに接近し、また、データ・リミタの出力電圧Ｆは、スイッチングの しきい値にあるであろう。

ＤＣバイアス電圧に印加されるステップ機能人力■。に対する比較電圧りの時間 応答（ｔｉｍｅ　ｒｅｓｐｏｎｓｅ）は、次式で与えられる。

Ｄ＝Ｖｂｉａｓ＋　ｖＯ（１ｅ−””　）リミタの比較電圧りは、次式に与えら れる指数関数的な時定数Ｔ、により入力信号Ｂを追跡する。

ただし、 Ｋｏ　＝　ｇ　ｍ　／　Ｉ　ｂｉｕｓ　＝増幅器３４に対する比例定数に、＝積 分手段の利得 時定数Ｔ、は、Ｉ　ｂｉａｓの手段または、データ・リミタにより検出さるべき ２進ビツト・パターンの１または０の最長ストリングに比較すれば大きくなる積 分手段の利得により変化される。

２進ビツト・パターンがデータ・リミタの入力Ｂに加えられれば、リミタ比較電 圧りは、入力信号レベルの追跡を試みるが、長い時定数Ｔ、のため（移行のあい だを除く）決してそのレベルに到達しない。

これらの状況により、積分手段３６への平均電流Ｉ２はゼロに接近するｅｌｌ及 び１２は正比例するから、制限増幅器（ｌｉｍｉｔｔｎｇ　ａｍｐｌｉｆｉｅｒ ）３８への平均電流はまたゼロに接近しなければならない、それ故に、データ・ リミタ回路３０の入力比較電圧りは、到来（入力）信号Ｂの約平均ＤＣ値を制限 するに至るレベルに強制される。制限された出力信号Ｆは、増幅器３８の出力に 現われる。いつでも、比較電圧りは、バイアス電流１　ｂｉｔｇをゼロにセット することにより、または、積分手段３Ｇを保持モードにプログラムすることによ り、積分回路に保持され、また記憶されることが可能である。ディジタル・アナ ログ・コンバータ（変換器）３２は、技術的に既知の方法で電流源基準１２０° を通りトランスコンダクタンス増幅器３４を制御するバイアス電流１　ｂｉｎｓ にデータ・プロセッサ２０のディジタル出力を変換する。最も簡単な応用では、 ディジタル・アナログ・コンバータ３２は、データ・プロセッサ２０のディジタ ル電圧出力に接続される抵抗でもよい。

データ・プロセッサ２０は、利得制御出力５４及び保持制御出力５６を有する制 御ライン３７を含む、利得制御出力５４は、積分手段３Ｇの利得を制御するよう に積分手段３６の出力５８に加えられる。保持制御信号５６は、増幅器３４の反 転入力２７に加えられる出力５５からの比較電圧りの記憶に影響を与える積分回 路３６の他の入力６０へ加えられる。

データ・プロセッサ２０は、積分手段利得及びトランスコンダクタンス増幅器３ ４０Ｉｂｉ□を制御する故に、バイアス電流Ｉ　ｂｉｔｓまたは積分手段利得の 変化によりデータ・リミタ３０の時定数を有効に制御できる。保持制御はデータ ・プロセッサ２０に、増幅器３４０入力２７に比較電圧りを有効に保持させる。

こうしてデータ・プロセッサ２０は、時定数及び、データ・リミタ３０の比較電 圧りの記憶をプログラムできるように制御する。

さて第５図を調べるに、第４図のより詳細な説明が集積回路設計技術を用い図示 されている。入力２９に接続される電圧入力Ｂは、ＰＮＰ　ｌ−ランジスタ１０ ０のベースに印加される。トランジスタ１００のエミッタは、ＰＮＰ　）ランジ スタ１０２のエミッタに接続され、増幅器３４の差動増幅器構成を形成する。

増幅器３４用のバイアス電流ｊｂｉｍｉは、トランジスタ１００及び１０２のエ ミッタに接続される。４個のコレクタを有するＰＮＰ　）ランジスタ１０４は、 ２個のコレクタをバイアス電流供給のためトランジスタ１００及び１０２のエミ ッタに接続させる。トランジスタ１０４のエミッタは、Ｂ＋に接続され、そのベ ースは、ディジタル・アナログ・コンバータ３２の出力に接続される。電流源基 準１２０に接続される。トランジスタ１０４を参照するに、残りの２個のコレク タは、ＮＰＮトランジスタ１０６．１０８．１１０及び１１２のベースに接続さ れる。

トランジスタ１０４の接続は、トランジスタ１００及び１０２の差動増幅器構成 用の制御可能な電流源、及びトランジスタ１０６及び１０８、トランジスタ１１ ０及び１１２により形成されるＤＣバイアス回路を構成する。

トランジスタ１０４からの電流の１／４の電流は、トランジスタ１０６及び１０ ８のベースに加えられる。トランジスタ１０６は、そのコレクタをそのベースに 、そのエミッタを接地に接続させる。トランジスタ１０８のコレクタは、トラン ジスタ１００のコレクタに接続され、またさらに、トランジスタ１１８のベース に接続される。トランジスタ１０８のエミッタは接地へ接続される。動作では、 トランジスタ１０６及び、１０８は、トランジスタ１００にＤＣバイアスを供給 するカレント・ミラー構成を形成する。

トランジスタ１０４を参照するに、そのコレクタからの電流の１／４は、トラン ジスタ１１０及び１１２０ベースに加えられる。トランジスタ１１０のコレクタ は、そのベースに結合され、他方、そのエミッタは接地に接続される。トランジ スタ１１２では、そのコレクタは、トランジスタ１０２のコレクタに接続され、 他方、エミッタは接地に接続される。トランジスタ１１０及び１１２は、小うン ジスタ１０２に対しＤＣバイアスを供給するカレント・ミラーを形成する。

トランジスタ１０２及び１１２のコレクタは、さらにキャパシタ１１４へ接続さ れる。キャパシタ１１４の他の端は接地へ接続される。積分器は、その最も簡単 な形式においてキャパシタ１１４を含む、トランジスタ１０２及び１１２のコレ クタは、さらにトランジスタ１０２のベースへ接続される。トランジスタ１０２ ０ベースは、増幅器３４０反転入力２７（比較信号Ｄ）であることに注目するこ とは重要である。

トランジスタ１１８を参照するに、そのコレクタは、抵抗１１６と直列にまた信 号Ａとして知られる電池節約器ストローブに接続される。トランジスタ１１８の エミッタは接地へ接続される。データ・リミタ３０の出力は、トランジスタ１１ ８のコレクタに接続される。トランジスタ１１８がターン・オフされる時、出力 Ｆは、抵抗１１６を介し電池節約器ストローブ電圧に向って引き出される。その トランジスタがターン・オンする時には、Ｆ出力は、接地に結合され、それによ り出力像（ｔ！。

Ｗ）に引き出される。トランジスタ１１８は、トランジスタ１００及び１０８の コレクタ間に発生される電流■１により制御動作では、Ｄより大きい電圧Ｂで、 より多くの電流がトランジスタ１０２を介し流れるであろう。トランジスタ１０ ２を通り流れる電流は、トランジスタ１１２のコレクタ電流より大きくなり、ま た、キャパシタ１１４をチャージするであろう。トランジスタ１０２のコレクタ は、そのベースに接続されるから、電圧レベルＤは、電圧Ｂのレベルをゆっくり 形成するであろう。

入力電圧Ｂは比較電圧りより大きいから、トランジスタ１０６及び１０８により 形成されるミラー電流を通して流れるよりもトランジスタ１００を通っては少な い電流が流れるであろう。

これは、トランジスタ１１８のベースの電圧を低下させ、トランジスタ１１８を ターン・オフさせる。トランジスタ１１８がターン・オフする時には、電圧出力 Ｆは、電池節約器のストローブのレベルに引き寄せられる。

結局、電圧りは電圧Ｂに接近するであろう。そして、その回路は平衡しているで あろうから、その電流Ｉｔ及びＩ２はゼロに接近するであろう。電圧Ｂが電圧り より小さい時には、トランジスタ１０８により扱われる電流より多くの電流が、 トランジスタ１００を通り流れるであろう、このように、電流はトランジスタ１ １８のベースに流れ、トランジスタ１１８をターン・オンさせる。トランジスタ １１８がターン・オンする時、トランジスタは接地に接続されるから、これは、 電圧Ｆを低に引き込ませる。

繰り返すと、トランスコンダクタンス増幅器は、バイアス電流を供給するトラン ジスタ１０６−１１２を具備する差動増幅器を形成するトランジスタ１００−１ ０２．１０６−１１２を具える０本発明の１形式では、積分手段３６は、積分機 能を実行するキャパシタ１１４を含む、トランスレジスタンス増幅器３８は、ト ランジスタ１１８及び抵抗１１６を含む、電圧入力Ｂはトランジスタ１０００ベ ースに加えられ、また、ディジタル出力電圧Ｆは１１８のコレクタより取出され る。電流源基準１２０は、トランジスタ１０４より発生せられる電流及びデータ ・リミタの時定数を制御する。データ・リミタの時定数ＴＩは次式のように与え られる。

ただし Ｃ−キャパシタ１１４のキャパシタンスに＝ボルツマン定数 Ｔ＝ケルビン度（ｄ　ｅ　ｇ　ｒ　ｅ　ｅ）の温度ｑ−電子電荷 バンド・ギャップ電流基準が使用されれば、温度についての時定数の依存性は除 去できる。電流源基準への単一のアナログ制御入力は、電池節約器オフ間隔のあ いだキャパシタ１１４に比較電圧りを記憶する（　ｌｂ＝、、＝　０　）の能力 とともに、データ・リミタ時定数の完全制御を許容する。

ＰＮＰ　）ランジスタのβの変化に対するデータ・リミタ回路３０の感度は、ト ランジスタ１０００代わりにトランジスタ１０２より出力電流Ｉｔを取出すこと により減少できる。これは、トランジスタ１０２のコレクタを２個のコレクタに 分割し、追加コレクタをトランジスタ１１８のベースをドライブするのに使用す ることにより達成できる。トランジスタ１００のコレクタは、トランジスタ１０ ８のコレクタを介して接地され、同時に、トランジスタ１１８のベースに接続さ れる。所定の電流ｌ、１．ｓに対し、トランジスタ１０８及び１１２により低減 される（ｓｉｎｋ）バイアス回路は、この変更がなされる時には５０％だけ減少 を要するだろう。データ・リミタの時定数はその時には、２つの係数だけ増加さ れるだろう。

■、■分玉分 筆段図を参照するに、第６図に図示されるアナログ積分回路は、入力電流■２を 積分し、また、比較電圧りを発生するキャパシタ１１４を含む。あるいはまた、 固定または可変利得（Ｋ２）を有するバッファ増幅器１２２は、キャパシタ１１ ４と出力５５の間に接続されるであろう。バッファ増幅器１２２は、キャパシタ １１４による負荷を最少にすることにより、その回路の性能を改善する。可変利 得バッファ増幅器１２２は、積分手段３６の利得がデータ・プロセッサ２０によ り制御されることを可能にする。この場合には積分手段の伝達関数は次のように 与えられる。

Ｄ＝に、　、／、、ｔＩ、　ａ　ｔ　式３ただし　Ｋ＋＝Ｋｔ／Ｃ＝積分器の利 得Ｃ＝積分器用キャパシタンス に、＝バッファ増幅器１２２の電圧利得明確なように、比較信号りは、バッファ 増幅器１２２及びキャパシタ１１４のキャパシタンスＣに依存する。

さて第７図に言及するに、積分手段３６の他の実施例が図示される。第７図のデ ィジタル積分回路は、増幅器３４の出力２５に接続される絶対値回路１２４を含 む。絶対値回路１２４は、電流制御発振器１２６に接続される。絶対値回路１２ ４は、電流制御発振器１２６をドライブのための正電流に、正または負入力電流 Ｉ２を変換するのに使用される。あるいは、また、入力電流Ｉ２は、絶対値回路 １２４に加えられる前に、電圧に変換される。次に、電圧制御発振器が使用され るであろう。発振器１２６は、入力電流Ｉ２に正比例する出力周波数を発生する 。

性能を最良にするため発振器のディジタル信号出力は、入力電流がゼロまたはゼ ロに近い時には常に、最終レベルでラッチされる。発振器１２６の出力は、アン ド（ＡＮＤ）ゲート１２８の１人力に加えられる。ＡＮＤゲート１２８の他の入 力は、データ・プロセッサ手段からの保持制御信号へ結ばれる。ＡＮＤゲート１ ２８の出力は、プログラム可能なＮ分割カウンタの入力に印加される。ＡＮＤゲ ート１２８は、積分出力電圧（比較電圧Ｄ）が、保持信号をデータ・プロセッサ により活性化される時には常に、記憶されるようにする。プログラム可能カウン タ１３０は、外部ソースからの１つまたはそれ以上の入力により積分器利得を制 御する。ＡＮＤゲート１２８及びプログラム可能カウンタ１３０は、随意のもの であり、積分手段の基本動作には必要でない。プログラム可能カウンタ１３０の 出力は、アップ／ダウン・カウンタ１３２を駆動し、次いで、それは、ディジタ ル・アナログ・コンバータ１３４をドライブする。アップ／ダウン・カウンタが カウントする方向は、積分器入力電流エアに応答する極性検出器１２５より抽出 されるディジタル信号により制御される。正入力電流Ｉ２に対し、極性検出器１ ２５は、カウンタ１３２に、増加するディジタル・アナログ・コンバータ出力電 圧りとなる方向にカウントさせる。第７図は６ビツト・ディジタル・アナログ・ コンバータを図示するが、他のサイズのコンバータも使用できる。

電力が積分回路３６の他回路より除去されたとしても、比較回路電圧りのディジ タル値はカウンタ１３２に維持され得ることは理解されるべきである。アップ／ ダウン・カウンタ１３２の中の２進パターンがデータ・プロセッサのような他の 場所に一時的に記憶されれば、アップ／ダウン・カウンタ１３２はまた、パワー ・ダウンされることが可能である。

ディジタル積分器の近似的アナログ伝達関数は、Ｖｚ　”’　Ｋ＋　、／”ｏ’ 　Ｉ　ｚ　ｄ　ｔ　式４ただし　Ｋｒ＝に３／Ｎ−積分器利得 Ｎ＝ニブログラム能なＮ分割カウンタの分割比に＝プログラム可能カウンタを含 まない積分器の利得かくして、第７図のディジタル積分器回路は、データ・リミ タの時定数を制御するため積分手段に対しプログラム可能に利得を与える１方法 を１図示するものである。そこで、そのデータ・リミタの時定数は、そのデータ ・プロセッサ２０のプログラムすることを通じ容易に制御できる。

■、デと二区−巳りえクー 第８図を参照するに、データ・リミタ回路の第２実施例が図示される。第８図の 回路は、第４図のデータ・リミタ回路（；類似している。第４図のデュアル出カ ドランスコンダクタンス増幅器３４及び増幅器３８は、電圧比較器４０及びシン グル・エンド・トランスコンダクタンス増幅器４２により置き換えられた。その 入力電圧Ｂは、比較器４０の非反転入力４７及びトランスコンダクタンス増幅器 ４２の非反転入力４１に同時に加えられる。積分手段３６の出力は、トランスコ ンダクタンス増幅器４２０反転入力４４及び比較器４００反転入力４６に接続さ ス増幅器４２からの電流出力２５（１２）は、積分手段３６の（１ｂｉ−−）を 制御する。第８図の回路は、そのデータ・リミタの出力信号Ｆを損失することな く、データ・リミタ制御電流Ｉｂ１ａｓをゼロまたはゼロ近くに減少させること を可能にする。第４図において、Ｉ　ｂｉｎｓ電流がゼロに減少される時までに 、これは、トランスレジスタンス増幅器３８に対するドライビング電流Ｉ、を除 去し、その結果としてデータ・リミタ出力信号Ｆの損失となる。第４図において 電池節約器ストローブ信号がクーンオフされる場合のみ■５□３がゼロになるこ とに注目することは重要なことである。しかし第８図のデータ・リミタ回路は、 データ・リミタの出力信号Ｆを損失することなくデータ・リミタ制御電流Ｉ　ｂ ｉａｓをゼロまたはゼロ近くに減少させることを可能にする。　動作中には、入 力信号Ｂは、電圧比較器４０において電圧比較信号りと比較される。電圧Ｂが電 圧りより大きげ電圧りより低ければ、比較器４０からの出力３１は低レベルであ る。電圧比較信号りを発生するため、積分器手段３６の出力５５が増幅器４２０ 反転入力４４に加えられる間に、入力信号Ｂが非反転入力ＥＥＥ３４１へ加えら れる。出力５５（比較電圧Ｄ）は、第４図に関して説明される指数時定数を有す る入力信号Ｂを追跡する。比較信号りはそれから増幅器４２に帰還され、比較器 ４０において比較信号として使用される。

第９図を参照するに、第８図に図示するデータ・リミタの詳細な概略図が図示さ れる。複数の破線枠は、比較器４ｏ、増幅器４２、積分手段３６、及び電流源基 準１２０の部品素子を図示する。増幅器４２０部品を示す破線枠は、比較器４０ 用の部品に含まれないことは理解されるべきである。トランスコンダクタンス増 幅器４２は、ＰＮＰ　）ランジスタ２００及び２０２、及　びＮＰＮ）ランジス タ２０８及び２１０を含む。電圧比較器４０は、抵抗１１６に加えて、ＰＮＰ　 ）ランジスタ２０４及び２０６、及びＮＰＮ　）ランジスタ１１８．２１２．２ １４を含む。比較電圧りを発生するための積分手段は、キャパシタ１１４、ＮＰ Ｎ　）ランジスタ２２２、及びＰＮＰ　）ランジスタ２２４を含む。電圧入力Ｂ は、トランジスタ２０４及び２００のベースに加えられる。比較電圧りはトラン ジスタ２０２及び２０６のベースに加えられる。データ・リミタからの出力は、 トランジスタ１１８のコレクタより取出される。電流源基準１２０は、夫々ＰＮ Ｐ　）ランジスタ２１６を介しトランスコンダクタンス増幅器４２へ、ＰＮＰ　 ）ランジスタ２１８を介し電圧比較器４０へ、ＰＮＰ　）ランジスタ２２０を介 しその積分器へ、加えられるバイアス電流（ｒｂｉ、）を制御する。トランジス タ２１６−２２０のエミッタはＢ＋に接続される。トラン事ジスタ２１６のコレ クタは、トランジスタ２００及び２０２のエミッタに接続される。トランジスタ ２１８のコレクタは、トランジスタ２０４及び２０６のエミッタに接続される。

トランジスタ２２０のコレクタは、トランジスタ２２４のエミッタ及びトランジ スタ２２２０ベースに接続される。

動作中では、トランジスタ２１６は、トランスコンダクタンス増幅器４２に対し バイアスを与える。

トランジスタ２１８は、電圧比較器に対しバイアス電流を与える。トランジスタ ２２０は、積分手段３６に対しバイアス電流を与える。トランジスタ２００のコ レクタは、トランジスタ２０８及びトランジスタ２１００ベースに接続される。

トランジスタ２０８のコレクタは、トランジスタ２０８のベースに接続される。

トランジスタ２０８のエミッタは、接地に接続される。トランジスタ２１０のエ ミッタは接地に接続され、トランジスタ２１０のコレクタは、トランジスタ２０ ２のコレクタ及びキャパシタ１１４及びトランジスタ２２４のベースに接続され る。キャパシタ１１４の他端は接地に接続される。動作中では、トランジスタ２ ０８及び２１０は、トランスコンダクタンス増幅機４２に対しカレント（電流） ・ミラー回路を形成する。

トランスコンダクタンス増幅機４２の出力は、トランジスタ２１０及び２０２の コレクタ接続点において形成され、キャパシタ１１４及びトランジスタ２２４の ベースに加えられる。トランジスタ２２４のコレクタは接地に接続され、エミッ タは、トランジスタ２２０のコレクタ及びトランジスタ２２２のベースに接続さ れる。トランジスタ２２２のコレクタはＢ＋に接続され、エミッタは、トランジ スタ２０６０ベース及び電流源２２６に接続される。動作中には、トランジスタ ２２２及び２２４ば、キャパシタ１１４の負荷を最少にする高入力インビーデン ス・バッファ増幅器を形成する。

トランジスタ２０４のコレクタは、トランジスタ２１２及び２１４のベースに接 続され、トランジスタ２１２は、コレクタ゛をベースに接続させ、エミッタは接 地に接続させる。トランジスタ２１４は、そのエミッタを接地に接続させ、その コレクタをトランジスタ２０６のコレクタに接続させる。トランジスタ２０６及 び２１４のコレクタは、トランジスタ１１８のベースに接続される。トランジス タ１１８の接続は前に第５図に関連し説明されているので、ここでは説明されな い、比較器４０の出力は、トランジスタ１１８のコレクタであり、データ・プロ セッサ２０に加えられる電圧出力Ｆである。トランスコンダクタンス増幅器及び 電圧比較器回路の動作は第８図に関連し説明され、ここでは、繰返えされないで あろう。

第９図の回路は、電圧比較器４０、トランスコンダクタンス増幅器４２、及び積 分手段１４のバッファに対しバイアス電流を個々に制御する能力を提供すること は注目される。トランジスタ２１６−２２０は、電流流出を最少にするため電池 節約器のオフ間隔のあいだ、スイッチ・オフされうる。トランスコンダクタンス 増幅器にバイアス電流を供給するトランジスタ２１６は、有効データ・リミタ出 力信号Ｆを維持しながら比較電圧Ｃを記憶するため電池節約器のオン間隔にスイ ッチ・オフされることが可能である。トランジスタ２１６からの電流１　ｂｉａ ｓは、次のようにデータ・リミタ時定数ＴＩを制御する。

そこで、ｒｂ、□を変えることにより、データ・リミタの時定数を変化できるの は明らかである。

従って、本発明にもとづき装置及び方法は、既に説明された目的、計画、及び利 点を完全に満足することは明らかである。

本発明は特定の実施例に関連し説明されているが、５業技術者には、多（の選択 、修正、及び変更が、前述の説明を考慮し明らかになるであろう。したがって、 本発明は、添付の請求の範囲の精神及び広い範囲内にある、すべてのそのような 選択、修正、及び変更を包含することが意図されている。

ＦＩＧ、９ 国際調査報告

Claims (10)

【特許請求の範囲】
1. １．通信用受信機において、アナログ入力信号をディジタル出力信号に変換する ため可変時定数を有するデータ・リミタであり、 その入力端子において受信される前記アナログ入力信号より、その出力端子にお いてアナログ基準信号を発生するための可変バイアス電流入力を有し、前記アナ ログ基準信号はそのバイアス電流入力により決定される増幅手段、前記アナログ 基準信号よりアナログ比較信号をその出力端子において発生する可変利得制御電 流入力を有し、前記アナログ比較信号は前記積分手段の利得のバイアスにより決 定される積分手段、 第１制御信号及び第２制御信号を発生し、前記増幅手段は、バイアス電流入力を 変更するため前記第１制御信号に応答し、前記積分手段は、利得を変更するため 前記第２制御信号に応答し、それによりアナログ基準信号は、バイアス電流手段 入力及び利得入力により変更されるプロセシング手段、アナログ比較信号とアナ ログ入力信号との間の差異により、その出力においてディジタル信号を発生する 比較手段、を具備するデータ・リミタ。
2. ２．その比較手段は、前記アナログ入力信号の振幅が前記アナログ比較信号の振 幅より大きいか、また、小さいかにもとづき、ディジタル出力信号を発生する前 記請求項１記載のデータ・リミタ。
3. ３．前記積分手段は、アナログ比較信号を記憶するための記憶手段を含む前記請 求項２記載のデータリミタ。
4. ４．前記プロセシング手段は、アナログ比較信号の記憶を制御するため前記積分 手段へ加えられる第３制御信号を含む前記請求項３記載のデータ・リミタ。
5. ５．前記記憶手段は、キヤパシタを具える前記請求項３記載のデータ・リミタ。
6. ６．前記積分手段は、ディジタル積分回路を含む前記請求項３項記載のデータ・ リミタ。
7. ７．前記ディジタル積分回路は、 アナログ基準信号に応答し、アナログ基準信号の絶対値を発生する絶対値回路、 絶対アナログ基準信号に応答し、絶対アナログ基準信号に対応する周波数に変換 する発振器、 前記発振器の出力に応答し、ディジタル・カウントを発生するカウンタ、 前記カウンタのディジタル・カウントをアナログ比較信号に変換するディジタル ・アナログ・コンバータ、を含む、前記請求項６記載のデータ・リミタ。
8. ８．前記カウンタは、 前記発振器の出力及び前記第３制御信号に応答し、前記発振器からの出力を選択 的に印加するゲート手段、前記ゲート手段の出力に応答してクロック・パルスを 発生し、更に、前記第２制御信号に応答し、前記クロック・パルスを選択的に印 加するプログラム可能カウンタ、前記クロック・パルスに応答し前記アナログ基 準信号の極性に依存してディジタル・カウントを発生する第２カウンタ、を具え る前記請求項７記載のデータ・リミタ。
9. ９．前記アナログ比較信号は、電力の終了に応動し記憶される前記請求項４記載 のデータ・リミタ。
10. １０．通信用受信機において、アナログ入力信号をディジタル出力信号に変換す る可変時定数を有するデータ・リミタであり、アナログ入力信号に応答し、バイ アス電流を基礎として決定される出力基準信号を発生する増幅手段、前記出力基 準信号に応答し、利得を基礎として決定される比較信号を発生する積分手段、 前記比較信号に応答し、アナログ入力信号と前記比較出力信号との間の差に依存 してディジタル出力信号を発生する比較手段、 を含むデータ・リミタ。