JPH0249061B2 - - Google Patents
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- JPH0249061B2 JPH0249061B2 JP53153932A JP15393278A JPH0249061B2 JP H0249061 B2 JPH0249061 B2 JP H0249061B2 JP 53153932 A JP53153932 A JP 53153932A JP 15393278 A JP15393278 A JP 15393278A JP H0249061 B2 JPH0249061 B2 JP H0249061B2
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- H03G—CONTROL OF AMPLIFICATION
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- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
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Description
【発明の詳細な説明】
本発明は単一の半導体基板内に集積化される半
導体集積回路用ミユーテイング回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a muting circuit for a semiconductor integrated circuit that is integrated within a single semiconductor substrate.
信号出力端子にあらわれる信号の振幅を必要に
応じて減衰させる機能を有するミユーテイング回
路として、第1図で示すような回路構成のミユー
テイング回路が知られている。 A muting circuit having a circuit configuration as shown in FIG. 1 is known as a muting circuit having a function of attenuating the amplitude of a signal appearing at a signal output terminal as necessary.
第1図の回路において、信号増幅用トランジス
タ1のベースに付設された入力端子2に印加され
る入力信号SIはこの信号増幅用トランジスタ1で
増幅され、ミユーテイング回路部3が作動せず、
ミユーテイングトランジスタ4がしや断状態にあ
るときには、結合コンデンサ5を介し、抵抗6が
駆動され、出力端子7にはアース点Eの電位を中
心にした信号SAがあらわれる。一方、ミユーテ
イングをかける場合にはミユーテイング回路部3
の中のトランジスタ8をしや断させる。トランジ
スタ8がしや断すると、電源端子9からトランジ
スタ8のコレクタ抵抗10ならびにダイオード1
1を介してPNPトランジスタ12のエミツタに
電流が注入され、そのコレクタ電流がミユーテイ
ングトランジスタ4のベースに流れて、同ミユー
テイングトランジスタ4が導通する。この結果、
出力端子7に流れる信号の一部がミユーテイング
トランジスタ4に流れ、出力端子7に流れる信号
の振幅が減衰するものとなる。なお、図中、13
および14は信号増幅用トランジスタ1のコレク
タ抵抗およびエミツタ抵抗である。 In the circuit shown in FIG. 1, the input signal S I applied to the input terminal 2 attached to the base of the signal amplification transistor 1 is amplified by the signal amplification transistor 1, and the muting circuit section 3 does not operate.
When the muting transistor 4 is in the off state, the resistor 6 is driven through the coupling capacitor 5, and a signal S A centered on the potential of the earth point E appears at the output terminal 7. On the other hand, when applying mutating, the muting circuit section 3
Transistor 8 inside is turned off. When the transistor 8 is suddenly disconnected, the collector resistor 10 of the transistor 8 and the diode 1 are connected from the power supply terminal 9.
1, a current is injected into the emitter of the PNP transistor 12, and the collector current flows to the base of the mutating transistor 4, making the mutating transistor 4 conductive. As a result,
A part of the signal flowing to the output terminal 7 flows to the muting transistor 4, and the amplitude of the signal flowing to the output terminal 7 is attenuated. In addition, in the figure, 13
and 14 are the collector resistance and emitter resistance of the signal amplification transistor 1.
ところで、図示するミユーテイング回路部3
を、よく知られたNPNプレーナプロセスで単一
の半導体基板内へ集積回路化した場合、第2図の
断面図で示すような構造になる。すなわち、第2
図は、第1図に示すミユーテイング回路部3の各
回路素子のうちの横形PNPトランジスタ12と
縦形NPNトランジスタ4との部分を示し、これ
らはP型半導体基板16上のN型エピタキシヤル
層17内に、周知のNPNプレーナプロセスによ
り、分離領域18、P型領域19およびN型領域
20を設けることで形成される。その結果、ミユ
ーテイングトランジスタ4には、良く知られてい
るように、N型コレクタ領域17とP型半導体基
板16との間に形成される分離用のPN接合によ
る寄生ダイオード15が存在するところとなる。
このことによつて、信号振幅がクリツプされる問
題が生じる。すなわち、通常のバイポーラ形集積
回路ではその出発材料がシリコンであり、このた
め寄生ダイオード15はシリコンダイオードとし
ての約0.7ボルトの順方向電圧降下を有している。
したがつて、この寄生ダイオード15が順方向バ
イアスされる信号の負の半サイクル時にその電圧
0.7ボルトに達すると、この寄生ダイオード15
が導通し、出力端子7にあらわれる信号の振幅
は、アース電位(0ボルト)よりも約0.7ボルト
負の電位レベルにクリツプされ、ミユーテイング
トランジスタ4がしや断状態であつても出力信号
に歪がもたらされてしまう。 By the way, the illustrated muting circuit section 3
When integrated into a single semiconductor substrate using the well-known NPN planar process, the structure will be as shown in the cross-sectional view of Figure 2. That is, the second
The figure shows a horizontal PNP transistor 12 and a vertical NPN transistor 4 among the circuit elements of the muting circuit section 3 shown in FIG. The isolation region 18, the P-type region 19, and the N-type region 20 are formed by a well-known NPN planar process. As a result, as is well known, the mutating transistor 4 has a parasitic diode 15 formed by an isolation PN junction formed between the N-type collector region 17 and the P-type semiconductor substrate 16. Become.
This creates the problem of signal amplitude clipping. That is, in a typical bipolar integrated circuit, the starting material is silicon, so the parasitic diode 15 has a forward voltage drop of approximately 0.7 volts as a silicon diode.
Therefore, during the negative half cycle of the signal when this parasitic diode 15 is forward biased, its voltage decreases.
When it reaches 0.7 volts, this parasitic diode 15
becomes conductive, and the amplitude of the signal appearing at the output terminal 7 is clipped to a potential level about 0.7 volts negative than the ground potential (0 volts), and even if the muting transistor 4 is in the off state, the output signal is distorted. is brought about.
本発明は、第1図で示す回路構成のミユーテイ
ング回路部、すなわち、破線で包囲して示した回
路部3のすべてを半導体集積回路化した場合の寄
生ダイオードの存在によつてもたらされる信号の
歪の問題を排除するべくなされたものであり、信
号出力回路の出力端子と接地点間に接続されるミ
ユーテイングトランジスタの接続関係を第1図で
示した回路とは逆に、すなわち、エミツタを信号
出力回路の出力端子に接続して、コレクタを接地
点に接続したものである。 The present invention deals with signal distortion caused by the presence of parasitic diodes when the muting circuit section of the circuit configuration shown in FIG. This was done to eliminate this problem, and the connection relationship of the muting transistor connected between the output terminal of the signal output circuit and the ground point is reversed from the circuit shown in Figure 1, that is, the emitter is connected to the signal output terminal. It is connected to the output terminal of the output circuit, and the collector is connected to the ground point.
以下に、第3図を参照して、本発明について詳
しく説明する。 The present invention will be explained in detail below with reference to FIG.
第3図は、本発明の半導体集積回路用ミユーテ
イング回路を示す図であり、ミユーテイングトラ
ンジスタ4の回路への接続関係を除いては第1図
で示した回路と同一であり、この場合、ミユーテ
イングトランジスタ4の回路への接続関係はその
エミツタを出力端子7へ接続し、コレクタを接地
点に接続した回路構成となつている。このような
回路接続がなされるミユーテイング回路部3を半
導体集積回路化した場合、第4図の断面図に示す
ような構造になる。これからもわかるように、ミ
ユーテイングトランジスタ4はそのコレクタ17
が半導体基板16に配線21で接続されており、
そのエミツタのN型領域20がそのベースのP型
領域19を介して半導体基板16から独立してい
るため、そのエミツタ端子には寄生ダイオードが
存在しない。したがつて、第1図に示す回路のよ
うな寄生ダイオード15による信号クリツプの問
題は生じない。この回路において信号の振幅をク
リツプする作用が奏されるのは、出力端子7の信
号の振幅がベース電位(0ボルト)よりもPNP
型トランジスタ12のコレクタベース耐圧
BVCB12とミユーテイングトランジスタ4のベー
スエミツタ間順方向電圧VBE4との和の電圧分だけ
負である場合、およびアース電位よりもPNP型
トランジスタ12のコレクタベース間順方向電圧
VCB12とミユーテイングトランジスタ4のエミツ
タベース間耐圧BVEB4との和の電圧分だけ正であ
る場合に限られる。すなわち、出力信号の負の半
サイクルでは、PNP型トランジスタ12のコレ
クタベース接合は逆バイアスされる関係にあり、
出力端子7にあらわれる信号SAの振幅が|VBE4
+BVCB12|に達したところでPNP型トランジス
タ12がブレークダウンして信号振幅のクリツプ
作用が生じる。また、正の半サイクルではミユー
テイングトランジスタ4のエミツタベース接合が
逆バイアスされる関係にあり、信号SAの振幅が
|BVBE4+VCB12|に達したところでミユーテイ
ングトランジスタ4がブレークダウンして同様に
信号振幅のクリツプ作用が生じる。 FIG. 3 is a diagram showing a muting circuit for a semiconductor integrated circuit according to the present invention, which is the same as the circuit shown in FIG. 1 except for the connection of the muting transistor 4 to the circuit. The connecting relationship of the input transistor 4 to the circuit is such that its emitter is connected to the output terminal 7 and its collector is connected to the ground point. If the muting circuit section 3 with such circuit connections is made into a semiconductor integrated circuit, it will have a structure as shown in the cross-sectional view of FIG. 4. As will be seen, the mutating transistor 4 has its collector 17
is connected to the semiconductor substrate 16 by a wiring 21,
Since the N-type region 20 of the emitter is independent from the semiconductor substrate 16 via the P-type region 19 of the base, no parasitic diode exists at the emitter terminal. Therefore, the problem of signal clipping due to the parasitic diode 15 as in the circuit shown in FIG. 1 does not occur. In this circuit, the effect of clipping the signal amplitude is achieved because the amplitude of the signal at the output terminal 7 is lower than the base potential (0 volts) at PNP.
Collector-base breakdown voltage of type transistor 12
If the voltage is negative by the sum of BV CB12 and the base-emitter forward voltage V BE4 of the mutating transistor 4, and the collector-base forward voltage of the PNP transistor 12 is lower than the ground potential.
This is limited to the case where the voltage is positive by the sum of V CB12 and the emitter-base breakdown voltage BV EB4 of the muting transistor 4. That is, in the negative half cycle of the output signal, the collector-base junction of the PNP transistor 12 is reverse biased.
The amplitude of the signal S A appearing at output terminal 7 is |V BE4
When +BV CB12 | is reached, the PNP transistor 12 breaks down and a signal amplitude clipping effect occurs. Furthermore, in the positive half cycle, the emitter-base junction of the muting transistor 4 is reverse biased, and when the amplitude of the signal S A reaches |BV BE4 +V CB12 |, the muting transistor 4 breaks down and the same occurs. A clipping effect on the signal amplitude occurs.
ところで、シリコン基板を出発材料とし、
NPNプレーナプロセスにより形成されたバイポ
ーラ形集積回路の縦形NPN型トランジスタのエ
ミツタベース間耐圧BVEB(NPN)は通常5ボル
ト以上あり、また横型PNP型トランジスタのコ
レクタベース間耐圧BVCB(PNP)は通常15ボル
ト以上である。したがつて、アース点の電位を中
心にした信号振幅が10ボルト(p−p)以上の大
きな振幅に達しない限りクリツプ作用は生じな
い。通常、ミユーテイング回路の出力信号の振幅
は、せいぜい、6ボルト(p−p)程度であるた
め、本発明のミユーテイング回路を使用するなら
ば、出力信号に歪のもたらされる不都合はもはや
生じない。 By the way, using a silicon substrate as a starting material,
The emitter-base breakdown voltage BV EB (NPN) of a vertical NPN transistor in a bipolar integrated circuit formed by the NPN planar process is usually 5 volts or more, and the collector-base breakdown voltage BV CB (PNP) of a lateral PNP transistor is usually 15 volts or more. More than a bolt. Therefore, no clipping occurs unless the signal amplitude about the ground potential reaches a large amplitude of 10 volts (p-p) or more. Normally, the amplitude of the output signal of a muting circuit is on the order of 6 volts (p-p) at most, so if the muting circuit of the present invention is used, the disadvantage of distortion in the output signal no longer occurs.
すなわち、横形PNPトランジスタ12の使用
によつて負の半サイクル時でも出力信号に歪のも
たらされることのないミユーテイング動作が確実
に実行される。 That is, the use of the lateral PNP transistor 12 ensures that the muting operation is performed without causing distortion to the output signal even during negative half cycles.
ところで、本発明のミユーテイングトランジス
タが一般的な縦形構造のトランジスタであると、
コレクタ面積にくらべてエミツタ面積が著しく小
さいため、コレクタを接地し、エミツタを出力端
子に接続する使用状態の下での電流増幅率βRは、
エミツタを接地する通常の使用状態の下での電流
増幅率βFにくらべて小さくなる。たとえば、ミユ
ーテイングトランジスタとしてエミツタ接地の電
流増幅率βFが100程度のトランジスタを用いた場
合、本発明の使用状態の下での電流増幅率βRは2
〜3程度まで低下する。 By the way, if the muting transistor of the present invention is a transistor with a general vertical structure,
Since the emitter area is significantly smaller than the collector area, the current amplification factor β R under the usage condition where the collector is grounded and the emitter is connected to the output terminal is
This is smaller than the current amplification factor β F under normal operating conditions when the emitter is grounded. For example, if a common-emitter transistor with a current amplification factor β F of about 100 is used as a muting transistor, the current amplification factor β R under the usage conditions of the present invention is 2.
It decreases to about 3.
かかるトランジスタの使用条件の下で確実なミ
ユーテイング動作を実行させるためには、抵抗1
0を通してトランジスタ12のエミツタに注入す
る電流を大きく選定すればよいのであるが、この
抵抗10はトランジスタ8のコレクタ抵抗でもあ
るため、単に注入電流を増加させる目的のみでそ
の値を変化させることはできない。このため、本
発明のミユーテイング回路を半導体集積回路化す
るにあたり、ミユーテイングトランジスタ4の構
造として、エミツタ面積をコレクタ面積にできう
る限り近づける構造とするならば、コレクタを接
地する使用条件の下でも、電流増幅率を大幅に向
上させることが可能となり、あえて抵抗10の値
を変更する必要はない。 In order to perform a reliable muting operation under the usage conditions of such a transistor, a resistor 1 is required.
0 to the emitter of transistor 12, but since this resistor 10 is also the collector resistance of transistor 8, its value cannot be changed simply for the purpose of increasing the injected current. . Therefore, when integrating the muting circuit of the present invention into a semiconductor integrated circuit, if the structure of the muting transistor 4 is such that the emitter area is as close to the collector area as possible, even under the condition of use where the collector is grounded, It becomes possible to significantly improve the current amplification factor, and there is no need to intentionally change the value of the resistor 10.
第5図は、第1図で示した構成のミユーテイン
グ回路において、ミユーテイングトランジスタ4
の飽和動作時におけるIE−VCB、ならびにIE−VEB
特性を示す特性図であり、同一エミツタ電流にお
けるエミツタベース電圧VEBはコレクタベース電
圧VCBよりも大きい。このため、残存するコレク
タエミツタ間電圧VCEが出力端子7と接地点との
差となり、これがミユーテイングをかけた時とミ
ユーテイングをかけない時との電位差となつてス
ピーカにシヨツク音として生じる問題は排除しえ
ない。一方、本発明の半導体集積回路用ミユーテ
イング回路では、第3図で示したVCBとVEBの大
小関係が逆になるが、前記のようにミユーテイン
グトランジスタのエミツタ面積をコレクタ面積に
近づけた場合にはVEBとVCBとの差が著しく小さ
くなり、出力端子7と接地点との電位がほぼ同電
位に近づき、したがつて、ミユーテイングをかけ
た時とかけない時との電位差に基づくシヨツク音
の発生が抑圧される。 FIG. 5 shows the muting transistor 4 in the muting circuit having the configuration shown in FIG.
I E −V CB and I E −V EB during saturated operation of
It is a characteristic diagram showing the characteristics, and the emitter base voltage V EB is larger than the collector base voltage V CB at the same emitter current. Therefore, the remaining collector-emitter voltage V CE becomes the difference between the output terminal 7 and the ground point, and this becomes the potential difference between when muting is applied and when no muting is applied, and the problem that occurs as a shock sound in the speaker is solved. It cannot be excluded. On the other hand, in the muting circuit for semiconductor integrated circuits of the present invention, the magnitude relationship between V CB and V EB shown in FIG. 3 is reversed, but when the emitter area of the muting transistor is made close to the collector area as described above, , the difference between V EB and V CB becomes extremely small, and the potentials of the output terminal 7 and the ground point approach almost the same potential. Therefore, the shock based on the potential difference between when muting is applied and when not Sound generation is suppressed.
ところで、コレクタ面積にエミツタ面積が近く
なるトランジスタとして、ラテラル構造のトラン
ジスタが知られてはいるが、ラテラル構造のトラ
ンジスタのエミツタ接地の電流増幅率βFとコレク
タ接地の電流増幅率βRはともに極めて小さな値で
あり、電流増幅率βRの絶対値を大きくすることは
できない。また、逆トランジスタも知られるとこ
ろであるが、電流増幅率βFとβRとの差が大きく電
流増幅率βRは小さい。しかし、この場合にも、エ
ミツタ面積を大きくすれば、コレクタ接地の電流
増幅率βRが改善できる。すなわち、縦形構造のト
ランジスタのエミツタ面積をできるだけ大きくし
て、このエミツタ面積をコレクタ面積に近づける
構造とすることが本発明では大切である。 By the way, lateral structure transistors are known as transistors in which the emitter area is close to the collector area, but the current amplification factor β F of the emitter grounded and the current amplification factor β R of the collector grounded transistor of the lateral structure transistor are both extremely low. This is a small value, and the absolute value of the current amplification factor β R cannot be increased. In addition, reverse transistors are also known, but the difference between current amplification factor β F and β R is large and current amplification factor β R is small. However, even in this case, the current amplification factor β R of the common collector can be improved by increasing the emitter area. That is, it is important in the present invention to make the emitter area of the vertically structured transistor as large as possible so that the emitter area approaches the collector area.
以上説明したところから明らかなように、本発
明の半導体集積回路用ミユーテイング回路はこれ
を半導体集積回路化したとき、ミユーテイングト
ランジスタのコレクタを接地、すなわち、半導体
基板に接続する構成としたことで、コレクタには
寄生ダイオードが存在しなくなり、寄生ダイオー
ドによる影響をなくすことができる。さらにミユ
ーテイングトランジスタの作り込みに際してコレ
クタ面積に対してエミツタ面積を極力近づける配
慮を払うことによつて、ミユーテイングをかけた
時とかけない時の電位差が低減されシヨツク音が
効果的に抑圧される。 As is clear from the above explanation, when the muting circuit for a semiconductor integrated circuit of the present invention is made into a semiconductor integrated circuit, the collector of the muting transistor is grounded, that is, connected to the semiconductor substrate. A parasitic diode no longer exists in the collector, and the influence of the parasitic diode can be eliminated. Furthermore, by making the emitter area as close as possible to the collector area when building the muting transistor, the potential difference between when muting is applied and when it is not applied is reduced, and the shock noise is effectively suppressed.
なお、以上の説明では接地電位が0ボルトであ
る場合を例示したが、これを特定の基準電位とし
てよいことは勿論である。 In addition, although the above explanation illustrated the case where the ground potential is 0 volts, it goes without saying that this may be used as a specific reference potential.
第1図は既に知られているミユーテイング回路
の構成とその動作について説明するための回路
図、第2図はそれを半導体集積回路化した場合の
要部断面図、第3図は本発明の半導体集積回路用
ミユーテイング回路の構成とその動作について説
明するための回路図、第4図はその半導体集積回
路の要部断面図、第5図は第1図で示す回路のミ
ユーテイングトランジスタの飽和動作時における
IE−VCBならびにIE−VEB特性を示す特性図であ
る。
1……信号増幅用トランジスタ、2……入力端
子、3……ミユーテイング回路部、4……ミユー
テイングトランジスタ、5……結合トランジス
タ、6……負荷、7……出力端子、8……スイツ
チングトランジスタ、9……電源端子、10……
コレクタ抵抗、11……ダイオード、12……
PNP型トランジスタ、14……エミツタ抵抗、
15……寄生ダイオード。
Fig. 1 is a circuit diagram for explaining the configuration and operation of a known muting circuit, Fig. 2 is a sectional view of the main part when it is made into a semiconductor integrated circuit, and Fig. 3 is a semiconductor of the present invention. A circuit diagram for explaining the configuration and operation of a muting circuit for integrated circuits, FIG. 4 is a cross-sectional view of the main part of the semiconductor integrated circuit, and FIG. 5 is a diagram showing the circuit shown in FIG. 1 during saturation operation of the muting transistor. in
FIG. 3 is a characteristic diagram showing I E −V CB and I E −V EB characteristics. DESCRIPTION OF SYMBOLS 1... Signal amplification transistor, 2... Input terminal, 3... Muting circuit section, 4... Muting transistor, 5... Coupling transistor, 6... Load, 7... Output terminal, 8... Switching Transistor, 9... Power supply terminal, 10...
Collector resistance, 11...Diode, 12...
PNP type transistor, 14...emitter resistor,
15... Parasitic diode.
Claims (1)
が接続され、同負荷と前記結合コンデンサとの接
続点に出力端子が付設され、さらに、前記負荷の
他端が所定の基準電位点に接続されてなる出力回
路の前記出力端子にエミツタが接続され、前記基
準電位点にコレクタが接続されるスイツチングト
ランジスタがNPNプレーナプロセスにより形成
されるバイポーラ形集積回路の縦形NPNトラン
ジスタとして半導体基板内へ集積化されるととも
に、同スイツチングトランジスタのベースに接続
され、動作電流を供給する電流供給回路が前記半
導体基板内へ一体的に集積化され、さらに前記ス
イツチングトランジスタのエミツタベース間PN
接合面積がコレクタベース間PN接合面積に近い
大きさに選定されていることを特徴とする半導体
集積回路用ミユーテイング回路。1. One end of a load is connected to the signal source via a coupling capacitor, an output terminal is attached to a connection point between the load and the coupling capacitor, and the other end of the load is connected to a predetermined reference potential point. A switching transistor whose emitter is connected to the output terminal of the output circuit and whose collector is connected to the reference potential point is integrated into a semiconductor substrate as a vertical NPN transistor of a bipolar integrated circuit formed by an NPN planar process. At the same time, a current supply circuit connected to the base of the switching transistor and supplying an operating current is integrally integrated into the semiconductor substrate, and furthermore, a current supply circuit is connected to the base of the switching transistor and supplies an operating current.
A muting circuit for a semiconductor integrated circuit, characterized in that the junction area is selected to be close to the collector-base PN junction area.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56123111A (en) * | 1980-03-05 | 1981-09-28 | Hitachi Ltd | Muting circuit |
JPS5850505U (en) * | 1981-09-29 | 1983-04-05 | 日本ビクター株式会社 | Muting drive circuit |
JPS58204611A (en) * | 1982-05-24 | 1983-11-29 | Mitsubishi Electric Corp | Amplifier circuit |
-
1978
- 1978-12-12 JP JP15393278A patent/JPS5579512A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5579512A (en) | 1980-06-16 |
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