JP2910512B2 - Monolithic power amplifier integrated circuit - Google Patents

Monolithic power amplifier integrated circuit

Info

Publication number
JP2910512B2
JP2910512B2 JP5167888A JP16788893A JP2910512B2 JP 2910512 B2 JP2910512 B2 JP 2910512B2 JP 5167888 A JP5167888 A JP 5167888A JP 16788893 A JP16788893 A JP 16788893A JP 2910512 B2 JP2910512 B2 JP 2910512B2
Authority
JP
Japan
Prior art keywords
transistor
emitter
circuit
stage
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5167888A
Other languages
Japanese (ja)
Other versions
JPH0730339A (en
Inventor
昇 長瀬
康生 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP5167888A priority Critical patent/JP2910512B2/en
Publication of JPH0730339A publication Critical patent/JPH0730339A/en
Application granted granted Critical
Publication of JP2910512B2 publication Critical patent/JP2910512B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Amplifiers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、モノリシック電力増幅
集積回路に関し、特にモノリシックバイポーラ相補トラ
ンジスタ回路形式の電力増幅回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a monolithic power amplifier integrated circuit, and more particularly to a power amplifier circuit of the monolithic bipolar complementary transistor circuit type.

【0002】[0002]

【従来の技術】特開昭58−38371号公報は、pn
pトランジスタからなるpnpミラー回路を用いたモノ
リシックバイポーラ相補集積回路を開示する。すなわ
ち、その第1図は、npnトランジスタからなる定電流
源の負荷素子として、pnpミラー回路の基準電流段を
用いることにより、そのミラー電流段を高位側定電流源
とすることを開示している。ミラー回路のこの種の応用
は周知である。
2. Description of the Related Art JP-A-58-38371 discloses a pn
A monolithic bipolar complementary integrated circuit using a pnp mirror circuit composed of p transistors is disclosed. That is, FIG. 1 discloses that by using a reference current stage of a pnp mirror circuit as a load element of a constant current source composed of an npn transistor, the mirror current stage is used as a higher-order constant current source. . Such applications of mirror circuits are well known.

【0003】図4に、従来のモノリシック電力増幅集積
回路の一例を示す。この回路は、内燃機関の点火装置駆
動用の大電力バイポーラトランジスタ電力増幅回路であ
って、100はエミッタ接地npnトランジスタとコレ
クタ抵抗(本明細書では、コレクタ側に接続される負荷
抵抗を意味する)とからなる初段反転回路段である。2
00は初段反転回路段100の出力電圧を反転するエミ
ッタ接地npnトランジスタとコレクタ抵抗とからなる
次段反転回路段である。300は初段反転回路段100
の出力電圧を反転するエミッタ接地npnトランジスタ
からなるドライバ素子301と、次段反転回路段200
の出力端からベース電流を給電されるnpnエミッタホ
ロワトランジスタからなる負荷素子302とを有する相
補回路段である。400は初段反転回路段100の出力
電圧を反転するエミッタ接地npnトランジスタからな
るドライバ素子401と、相補回路段300の出力端か
らベース電流を給電されるnpnエミッタホロワトラン
ジスタからなる負荷素子402とを有する相補回路段で
ある。500はダーリントン接続エミッタ接地npnト
ランジスタ501をドライバ素子とし、点火コイル50
2を負荷素子とする電力増幅回路段である。
FIG. 4 shows an example of a conventional monolithic power amplifier integrated circuit. This circuit is a high power bipolar transistor power amplifier circuit for driving an ignition device of an internal combustion engine, and 100 denotes a common-emitter npn transistor and a collector resistor (in the present specification, means a load resistor connected to the collector side). And a first-stage inversion circuit stage consisting of 2
Reference numeral 00 denotes a next stage inversion circuit stage including a common emitter npn transistor for inverting the output voltage of the first stage inversion circuit stage 100 and a collector resistor. 300 is a first stage inverting circuit stage 100
Driver element 301 comprising a common-emitter npn transistor for inverting the output voltage of
And a load element 302 composed of an npn emitter follower transistor supplied with a base current from the output terminal of the complementary circuit. 400 includes a driver element 401 composed of a common-emitter npn transistor for inverting the output voltage of the first inverting circuit stage 100, and a load element 402 composed of an npn emitter follower transistor supplied with a base current from the output terminal of the complementary circuit stage 300. It is a complementary circuit stage. Reference numeral 500 denotes a Darlington connection emitter-grounded npn transistor 501 as a driver element, and an ignition coil 50.
2 is a power amplifying circuit stage using 2 as a load element.

【0004】相補回路段300、400のエミッタホロ
ワトランジスタ302、402の入力信号電圧とエミッ
タ接地トランジスタ301、401のそれとは互いに反
対位相となるので、消費電力の低減、動作の高速化、発
熱低減を図ることができる。図5に、従来のモノリシッ
ク電力増幅集積回路の他例を示す。この回路は、図4の
回路300のエミッタホロワトランジスタをエミッタ接
地pnpトランジスタ303に置換し、それとともに次
段反転回路段200の入力を初段反転回路段100と同
じとしたものである。このトランジスタ303を飽和動
作させれば、トランジスタ302のオン電圧VF だけ電
源電圧をドロップすることができる。
Since the input signal voltages of the emitter follower transistors 302 and 402 of the complementary circuit stages 300 and 400 and those of the common emitter transistors 301 and 401 have phases opposite to each other, the power consumption is reduced, the operation speed is increased, and the heat generation is reduced. Can be achieved. FIG. 5 shows another example of a conventional monolithic power amplifier integrated circuit. In this circuit, the emitter-follower transistor of the circuit 300 in FIG. 4 is replaced with a common-emitter pnp transistor 303, and the input of the next-stage inverting circuit stage 200 is the same as that of the first-stage inverting circuit stage 100. If brought into saturation operation the transistor 303, it is possible to drop the power supply voltage by the ON voltage V F of the transistor 302.

【0005】[0005]

【発明が解決しようとする課題】ところが、図4に示す
ような大電力のスイッチング回路では、電流増幅のため
に多段のエミッタホロワ回路300、400、500が
必要となり、その結果、各段のエミッタ・ベース間オン
電圧VF の累積により電源電圧を高電圧化する必要があ
る。
However, in a high-power switching circuit as shown in FIG. 4, multi-stage emitter follower circuits 300, 400, and 500 are required for current amplification. it is necessary to high voltage power supply voltage due to the accumulation of the base between the oN voltage V F.

【0006】また、回路300のトランジスタ302の
オン電流を低減して消費電力を節約するためには、コレ
クタ抵抗R11を設ける必要があり、その結果、コレク
タ抵抗R11の電圧降下分だけ電源電圧+Vが増大して
しまう。同様に、回路200のトランジスタ201のオ
ン電流を低減して消費電力を節約するためには、コレク
タ抵抗R10を大きくする必要があり、その結果、トラ
ンジスタ302のオン時のベース電流によるコレクタ抵
抗R10の電圧降下分だけ電源電圧+Vが増大してしま
う。
In order to reduce the ON current of the transistor 302 of the circuit 300 and save power consumption, it is necessary to provide a collector resistor R11. As a result, the power supply voltage + V is reduced by the voltage drop of the collector resistor R11. Will increase. Similarly, in order to reduce power consumption by reducing the on-state current of the transistor 201 of the circuit 200, it is necessary to increase the collector resistance R10. As a result, the collector resistance of the collector resistance R10 due to the base current when the transistor 302 is turned on. The power supply voltage + V increases by the voltage drop.

【0007】一方、図5に示すようなエミッタ接地pn
pトランジスタ303をモノリシックnpnトランジス
タ電力増幅集積回路に集積するには、それをラテラルト
ランジスタ構造とする必要がある。ここで、回路10
0、200からローレベルを出力して、トランジスタ3
01をオフし、トランジスタ303をオンし、トランジ
スタ303からエミッタホロワトランジスタ402のベ
ース電流を給電する場合を考える。トランジスタ301
はオフしており、トランジスタ303のコレクタ電流は
エミッタホロワトランジスタ402のベース電流の給電
を行うだけであり、ラテラルpnpトランジスタ303
の電流増幅率は、ばらつきが生じるので、かなりのコレ
クタ電流マージンを見込んで回路設計を行う。この為ト
ランジスタ303は電流供給力に余裕が出来、飽和動作
となる。
On the other hand, as shown in FIG.
In order to integrate the p-transistor 303 into a monolithic npn-transistor power amplifier integrated circuit, it needs to have a lateral transistor structure. Here, the circuit 10
0 and 200 output a low level, and the transistor 3
01 is turned off, the transistor 303 is turned on, and the base current of the emitter follower transistor 402 is supplied from the transistor 303. Transistor 301
Is off, and the collector current of the transistor 303 only supplies the base current of the emitter follower transistor 402, and the lateral pnp transistor 303
Since the current amplification factor varies, the circuit is designed with a considerable collector current margin. For this reason, the transistor 303 has an allowance for the current supply capability and performs a saturation operation.

【0008】しかしながら、上述したようにこのpnp
トランジスタ303はラテラル構造であるので、エミッ
タ領域の側面を囲むコレクタ領域の電位が上記飽和動作
によりほぼエミッタ電位とほぼ同じとなると、コレクタ
空乏層が縮小し、エミッタ領域からベース領域に注入さ
れ、増幅された正孔がコレクタ領域に吸収されず、p型
基板に吸収される基板吸収電流が増大してしまう。特
に、このラテラルpnpトランジスタ/バーチカルnp
nトランジスタ集積回路構造では、p型基板に逆バイア
スのために最低電位を与える必要があり、その結果とし
てpnpトランジスタ303のベース領域とp型基板と
の間の接合に形成される空乏層がベース領域内へ大きく
張出し、結局、基板吸収電流の分だけトランジスタ30
3のコレクタ電流増幅率が低下する。
However, as described above, this pnp
Since the transistor 303 has a lateral structure, when the potential of the collector region surrounding the side surface of the emitter region becomes substantially the same as the emitter potential due to the above-described saturation operation, the collector depletion layer is reduced and injected from the emitter region to the base region, and the transistor 303 is amplified. The generated holes are not absorbed by the collector region, and the substrate absorption current absorbed by the p-type substrate increases. In particular, this lateral pnp transistor / vertical np
In an n-transistor integrated circuit structure, it is necessary to apply a minimum potential to the p-type substrate for reverse bias, and as a result, a depletion layer formed at the junction between the base region of the pnp transistor 303 and the p-type substrate The transistor 30 largely extends into the region, and as a result, the transistor 30 corresponds to the substrate absorption current.
3, the collector current gain decreases.

【0009】つまり、飽和動作によりエミッタ領域をほ
ぼ同電位となったラテラルエミッタ接地pnpトランジ
スタのコレクタ領域は上記P型基板をコレクタ領域とす
る寄生トランジスタを構成し、その結果としてコレクタ
領域からベース領域を通じてp型基板に正孔が注入さ
れ、この作用によっても上記基板吸収電流が増大してし
まう。
That is, the collector region of the lateral emitter grounded pnp transistor whose emitter region has substantially the same potential due to the saturation operation constitutes a parasitic transistor having the P-type substrate as a collector region. Holes are injected into the p-type substrate, and this action also increases the substrate absorption current.

【0010】したがって、これら基板吸収電流の分だけ
エミッタ抵抗Reの電圧降下が一層増大し、その分だけ
電源電圧+Vが増大してしまう。図3に図5の回路構成
における電源電圧+Vと基板吸収電流( 以下、リーク電
流ともいう) Il との関係を示す実験結果を記載する。
結局、図4のエミッタホロワ型の回路300を構造が複
雑な図7のラテラルpnpトランジスタ型の回路300
に置換しても、電源電圧降下効果は期待することができ
ない。
Therefore, the voltage drop of the emitter resistor Re further increases by the substrate absorption current, and the power supply voltage + V increases by that much. FIG. 3 shows experimental results showing the relationship between the power supply voltage + V and the substrate absorption current (hereinafter, also referred to as leakage current) Il in the circuit configuration of FIG.
As a result, the emitter follower type circuit 300 of FIG. 4 is replaced with the lateral pnp transistor type circuit 300 of FIG.
Even if it replaces with, the power supply voltage drop effect cannot be expected.

【0011】本発明は上記問題点に鑑みなされたもので
あり、低電源電圧動作及び無駄な電流消費の節減が可能
なモノリシック電力増幅集積回路を提供することを、そ
の目的としている。
SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has as its object to provide a monolithic power amplifier integrated circuit capable of operating at a low power supply voltage and reducing unnecessary current consumption.

【0012】[0012]

【課題を解決するための手段】本発明のモノリシック電
力増幅集積回路は、図1を例として符号を付けて説明す
れば、ラテラルトランジスタ構造を有するエミッタ接地
pnpトランジスタとnpnエミッタ接地トランジスタ
とを有するモノリシック電力増幅集積回路において、
テラルトランジスタ構造を有するエミッタ接地pnpト
ランジスタで構成されるミラー回路の基準電流部22
び前記トランジスタのコレクタに接続されるコレクタ抵
24からなる負荷素子と、入力信号電圧Viを反転す
るエミッタ接地npnトランジスタからなるドライバ素
21とを有し、前記基準電流部22のコレクタは前記
コレクタ抵抗24を通じて前記ドライバ素子21のコレ
クタに接続されているミラー基準段20と、前記入力信
号電圧Viを反転する反転回路段10と、前記反転回路
10の出力端からベース電流が給電されるエミッタ接
地npnトランジスタからなるドライバ素子31と、
テラルトランジスタ構造を有するエミッタ接地pnpト
ランジスタで構成される前記ミラー回路のミラー電流部
32からなる負荷素子とを有し、前記ミラー電流部32
のコレクタは前記ドライバ素子31のコレクタに接続さ
れている相補回路段30と、前記相補回路段30の出力
端電位により駆動制御されるエミッタ接地npnトラン
ジスタ又はエミッタホロワnpnトランジスタ42を有
する電力増幅回路段40と、を備えることを特徴として
いる。
A monolithic power amplifier integrated circuit according to the present invention will be described with reference to FIG.
If you have a lateral transistor structure with a common emitter
pnp transistor and npn common emitter transistor
And a load element comprising a reference current section 22 of a mirror circuit composed of a common-emitter pnp transistor having a lateral transistor structure and a collector resistor 24 connected to the collector of the transistor. possess a driver element 21 consisting of an emitter grounded npn transistor for inverting the voltage Vi, the collector of the reference current 22 the
Correction of the driver element 21 through the collector resistor 24
A mirror reference stage 20 connected to Kuta, the inverting circuit stage 10 for inverting the input signal voltage Vi, consisting emitter grounded npn transistor the base current is fed from the output of the inverting circuit stage 10 driver elements 31 And la
Common emitter pnp transistor having a lateral transistor structure
A mirror current section of the mirror circuit configured by a transistor
Possess a load element formed of 32, the mirror current 32
Is connected to the collector of the driver element 31.
A complementary circuit stage 30 that is characterized by comprising a power amplifier circuit stage 40 having a common emitter npn transistor or an emitter follower npn transistor 42 is driven and controlled by the output potential of the complementary circuit stage 30.

【0013】[0013]

【作用及び発明の効果】入力信号電圧がハイレベルとな
ってミラー基準段のエミッタ接地npnトランジスタが
オンすると、ラテラルエミッタ接地pnpトランジスタ
からなるミラー回路の基準電流部からコレクタ抵抗を通
じて上記エミッタ接地npnトランジスタに電流が吸収
される。
When the input signal voltage goes high and the common-emitter npn transistor of the mirror reference stage is turned on, the common-emitter npn transistor is passed through the collector resistor from the reference current section of the mirror circuit composed of the lateral-emitter common pnp transistor. Current is absorbed.

【0014】その結果、コレクタ抵抗の電圧降下により
上記ラテラルエミッタ接地pnpトランジスタ(基準電
流部)のベース電位が低下する。電源電圧(ラテラルエ
ミッタ接地pnpトランジスタのエミッタ電位)を+V
とし、上記コレクタ抵抗をRcとし、ラテラルエミッタ
接地pnpトランジスタのオン電圧をVF とすれば、コ
レクタ電流icはほぼ(+V−VF )/Rcとなり、精
密に決定でき、更にミラー回路のミラー電流部のトラン
ジスタを非飽和モードで駆動することができる。
As a result, the base potential of the lateral emitter grounded pnp transistor (reference current section) decreases due to the voltage drop of the collector resistance. The power supply voltage (emitter potential of the pnp transistor having a common lateral emitter) is + V
If the collector resistance is Rc, and the on-voltage of the lateral-emitter grounded pnp transistor is V F , the collector current ic is approximately (+ V−V F ) / Rc, which can be determined precisely. Some transistors can be driven in the unsaturated mode.

【0015】したがって、上記ミラー回路のミラー電流
部で相補回路段の負荷素子を構成し、この相補回路段の
ドライバ素子を構成するエミッタ接地npnトランジス
タに反転回路段により反転された反転入力信号電圧を印
加すれば、以下の作動が可能となる。まず最初に入力信
号電圧がハイレベルの場合を説明する。
Therefore, a load element of a complementary circuit stage is constituted by the mirror current portion of the mirror circuit, and an inverted input signal voltage inverted by the inverting circuit stage is applied to a common emitter npn transistor constituting a driver element of the complementary circuit stage. If the voltage is applied, the following operation becomes possible. First, a case where the input signal voltage is at a high level will be described.

【0016】この場合には、この相補回路段のドライバ
素子がオフし、ミラー回路のミラー電流部のコレクタ電
流値はエミッタ側にエミッタ電流を制限するための抵抗
を設置しなくても所定値に精密に保持される。この為、
ミラー回路のミラー電流は電力増幅回路段に必要な電流
に設定可能となり、非飽和モードで駆動される。よっ
て、ラテラルエミッタ接地pnpトランジスタのエミッ
タ領域の側面に隣接するコレクタ領域の電位は低電位と
なるので、コレクタ領域とベース領域との境界のpn接
合の空乏層がベース領域側に張出し、エミッタ領域から
ベース領域に注入され増幅された正孔を良好に吸収す
る。
In this case, the driver element of the complementary circuit stage is turned off, and the collector current value of the mirror current portion of the mirror circuit becomes a predetermined value without installing a resistor for limiting the emitter current on the emitter side. Precisely held. Because of this,
The mirror current of the mirror circuit can be set to a current required for the power amplification circuit stage, and is driven in the non-saturation mode. Therefore, the potential of the collector region adjacent to the side surface of the emitter region of the lateral-emitter pnp transistor becomes low, so that the depletion layer of the pn junction at the boundary between the collector region and the base region protrudes toward the base region, and The holes injected into the base region and amplified are well absorbed.

【0017】これらの結果として、ラテラルエミッタ接
地pnpトランジスタを用いるにもかかわらず、相補回
路段の負荷素子をミラー回路のミラー電流部で構成して
いるので、無駄な電流消費を防ぐことができる。更に、
相補回路段の負荷素子(ミラー電流部)のエミッタ抵抗
(エミッタ側に接続される抵抗)を省略できるので、こ
のエミッタ抵抗がミラー電流部のコレクタ電流及び基板
吸収電流により発生する電圧降下を省略することができ
る。
As a result, since the load element of the complementary circuit stage is constituted by the mirror current section of the mirror circuit despite the use of the lateral emitter grounded pnp transistor, useless current consumption can be prevented. Furthermore,
Since the emitter resistance (resistance connected to the emitter side) of the load element (mirror current section) of the complementary circuit stage can be omitted, the voltage drop caused by the collector current of the mirror current section and the substrate absorption current can be omitted. be able to.

【0018】次に、入力信号電圧がローレベルの場合を
説明する。この場合には、入力信号電圧を印加されるミ
ラー基準段のエミッタ接地npnトランジスタがオフし
て、ミラー基準段の基準電流部を構成するラテラルエミ
ッタ接地pnpトランジスタがオフし、そのためにミラ
ー回路のミラー電流部を構成するラテラルエミッタ接地
pnpトランジスタすなわち相補回路段の負荷素子がオ
フする。一方、相補回路段のエミッタ接地npnトラン
ジスタ(ドライバ素子)は反転回路段からのハイレベル
電圧の入力によりオンし、相補回路段のドライバ素子及
び負荷素子は相補動作を行い、直流電力が消費されるの
を良好に防止することができる。
Next, a case where the input signal voltage is at a low level will be described. In this case, the grounded emitter npn transistor of the mirror reference stage to which the input signal voltage is applied is turned off, and the laterally grounded emitter pnp transistor constituting the reference current section of the mirror reference stage is turned off. The lateral-emitter pnp transistor constituting the current section, that is, the load element in the complementary circuit stage is turned off. On the other hand, the common-emitter npn transistor (driver element) in the complementary circuit stage is turned on by the input of a high-level voltage from the inverting circuit stage, and the driver element and the load element in the complementary circuit stage perform complementary operations, consuming DC power. Can be satisfactorily prevented.

【0019】以上の結果、本発明の回路によれば、電力
消費を節減し、回路動作を高速化できるとともに、電源
電圧の低減が実現できる。
As a result, according to the circuit of the present invention, power consumption can be reduced, circuit operation can be speeded up, and power supply voltage can be reduced.

【0020】[0020]

【実施例】(実施例1)本発明のモノリシック電力増幅
集積回路の一実施例を図1を参照して説明する。この回
路は、内燃機関の点火装置用イグナイタの駆動回路であ
って、反転回路段10、ミラー基準段20、相補回路段
30、前置増幅段40、出力増幅段50からなり、前置
増幅段40及び出力増幅段50は本発明でいう電力増幅
回路段を構成している。
(Embodiment 1) An embodiment of a monolithic power amplifier integrated circuit according to the present invention will be described with reference to FIG. This circuit is a drive circuit for an igniter for an ignition device of an internal combustion engine, and includes an inverting circuit stage 10, a mirror reference stage 20, a complementary circuit stage 30, a preamplifying stage 40, and an output amplifying stage 50. The 40 and the output amplification stage 50 constitute a power amplification circuit stage according to the present invention.

【0021】反転回路段10は、入力信号電圧Viがベ
ース電流制限抵抗13を通じて給電されるエミッタ接地
npnトランジスタ11をドライバ素子とし、そのコレ
クタ抵抗12を負荷素子とする。ミラー基準段20は、
ベース電流制限抵抗23を通じて給電されるエミッタ接
地npnトランジスタ21をドライバ素子とし、ミラー
回路の基準電流部からなるラテラルエミッタ接地pnp
トランジスタ22及びそのコレクタ抵抗2を負荷素子
とする。
The inverting circuit stage 10 uses a common emitter npn transistor 11 to which an input signal voltage Vi is supplied through a base current limiting resistor 13 as a driver element, and its collector resistor 12 as a load element. The mirror reference stage 20
A common-emitter npn transistor 21 fed through a base current limiting resistor 23 is used as a driver element, and a common-emitter lateral pnp comprising a reference current portion of a mirror circuit is used.
It is referred to as load element transistor 22 and its the collector resistor 2 4.

【0022】相補回路段30は、反転回路段10の出力
電圧がベース電流制限抵抗33を通じてベースに印加さ
れるエミッタ接地npnトランジスタ31をドライバ素
子とし、ミラー回路のミラー電流部を構成するラテラル
エミッタ接地pnpトランジスタ32を負荷素子とす
る。前置増幅段40は、反転回路段10の出力電圧がベ
ース電流制限抵抗43を通じてベースに印加されるエミ
ッタ接地npnトランジスタ41をドライバ素子とし、
相補回路段30の出力電圧がベースに印加されるエミッ
タホロワnpnトランジスタ42を負荷素子とする。
The complementary circuit stage 30 uses a common emitter npn transistor 31 to which the output voltage of the inverting circuit stage 10 is applied to the base through a base current limiting resistor 33 as a driver element, and has a common lateral emitter constituting a mirror current portion of a mirror circuit. The pnp transistor 32 is used as a load element. The preamplifier stage 40 uses a common-emitter npn transistor 41 to which the output voltage of the inverting circuit stage 10 is applied to the base through a base current limiting resistor 43 as a driver element,
The emitter follower npn transistor 42 to which the output voltage of the complementary circuit stage 30 is applied to the base is used as a load element.

【0023】出力増幅段50は、前置増幅段40の出力
電圧がベース電流制限抵抗53を通じてベースに印加さ
れるダーリントンnpnトランジスタ51をドライバ素
子とし、点火コイル52を負荷素子とする。上記各負荷
素子の高位端には電源電圧+Vが印加され、上記各ドラ
イバ素子の低位端は接地されている。以下、この回路の
動作を説明する。
The output amplifying stage 50 uses the Darlington npn transistor 51, to which the output voltage of the preamplifying stage 40 is applied to the base through the base current limiting resistor 53, as a driver element, and the ignition coil 52 as a load element. The power supply voltage + V is applied to the high end of each of the load elements, and the low end of each of the driver elements is grounded. Hereinafter, the operation of this circuit will be described.

【0024】まず最初に入力信号電圧Viがハイレベル
の場合を説明する。この場合には、トランジスタ11、
21がオンし、反転回路段10の出力電圧Vaがローレ
ベル(ほぼ接地電位)となり、トランジスタ31、41
がオフする。トランジスタ21のオンにより、ミラー回
路の基準電流部を構成するラテラルエミッタ接地pnp
トランジスタ22を流れる電流iは、コレクタ抵抗23
の抵抗値をRcとし、ラテラルエミッタ接地pnpトラ
ンジスタ22のオン電圧(エミッタ/ベース間)をVF
すれば、コレクタ電流icはほぼ(+V−VF )/Rc
に精密に設定される。更に、ラテラルエミッタ接地pn
pトランジスタ22のコレクタ電位はベース電位と等し
く、トランジスタ22は常に非飽和モードで操作する。
First, the case where the input signal voltage Vi is at a high level will be described. In this case, the transistor 11,
21 turns on, the output voltage Va of the inverting circuit stage 10 becomes low level (substantially the ground potential), and the transistors 31 and 41
Turns off. When the transistor 21 is turned on, the lateral emitter ground pnp constituting the reference current section of the mirror circuit is turned on.
The current i flowing through the transistor 22 is
And the on-voltage (between the emitter and the base) of the lateral-emitter pnp transistor 22 as V F
Then, the collector current ic is approximately (+ V−V F ) / Rc
Is set precisely. Furthermore, a lateral emitter grounded pn
The collector potential of p transistor 22 is equal to the base potential, and transistor 22 always operates in the non-saturation mode.

【0025】その結果、ミラー回路のミラー電流部であ
るラテラルエミッタ接地pnpトランジスタ32のコレ
クタ電流ic’はここでは4×icとなり、トランジス
タ32のエミッタと電源端との間に電流制限用のエミッ
タ抵抗を付加しなくても精密に決定することができる。
そして、このエミッタ抵抗の省略により、その電圧降下
を除去することができ、低電源電圧動作が実現する。
As a result, the collector current ic 'of the laterally-grounded pnp transistor 32, which is the mirror current portion of the mirror circuit, is 4 × ic here, and the emitter resistance for limiting the current flows between the emitter of the transistor 32 and the power supply terminal. Can be determined precisely without adding.
By omitting the emitter resistor, the voltage drop can be removed, and a low power supply voltage operation can be realized.

【0026】また、ミラー回路のミラー電流部であるラ
テラルエミッタ接地pnpトランジスタ32のコレクタ
電位は充分低電位となり、非飽和動作モードとなる。し
たがって、ラテラルエミッタ接地pnpトランジスタ3
2のコレクタ空乏層がベース領域側に張出し、エミッタ
領域からベース領域に注入され増幅された正孔を良好に
吸収する。よって、ラテラルエミッタ接地pnpトラン
ジスタ32のコレクタ効率(コレクタ電流増幅率)は大
幅に改善され、消費電力が節減される。また、上記説明
したように、トランジスタ32のエミッタ抵抗の省略が
実現したので、このような基板吸収電流による上記エミ
ッタ抵抗による電圧降下を考慮して電源電圧+Vを増大
させる必要も無い。
Further, the collector potential of the lateral-emitter pnp transistor 32, which is the mirror current portion of the mirror circuit, becomes a sufficiently low potential, and enters the non-saturated operation mode. Therefore, the lateral emitter grounded pnp transistor 3
The collector depletion layer of 2 protrudes toward the base region, and absorbs well the holes injected from the emitter region into the base region and amplified. Therefore, the collector efficiency (collector current amplification factor) of the lateral-emitter grounded pnp transistor 32 is greatly improved, and power consumption is reduced. Further, as described above, since the emitter resistance of the transistor 32 is omitted, it is not necessary to increase the power supply voltage + V in consideration of the voltage drop due to the emitter resistance due to the substrate absorption current.

【0027】したがって、トランジスタ32のコレクタ
電流が前置増幅段40のエミッタホロワトランジスタ4
2で電流増幅されて出力増幅段50に供給され、出力増
幅段50のトランジスタ51は大電流をコイル52に通
電することができる。次に、入力信号電圧Viがローレ
ベルの場合を説明する。この場合には、トランジスタ1
1、21がオフし、反転回路段10の出力電圧Vaがハ
イレベル(+V)となり、トランジスタ31、41がオ
ンする。
Therefore, the collector current of the transistor 32 is controlled by the emitter follower transistor 4 of the preamplifier stage 40.
2, the current is amplified and supplied to the output amplification stage 50, and the transistor 51 of the output amplification stage 50 can supply a large current to the coil 52. Next, a case where the input signal voltage Vi is at a low level will be described. In this case, transistor 1
1 and 21 are turned off, the output voltage Va of the inverting circuit stage 10 becomes high level (+ V), and the transistors 31 and 41 are turned on.

【0028】トランジスタ21のオフにより、ミラー回
路の基準電流部を構成するラテラルエミッタ接地pnp
トランジスタ22がオフし、ミラー回路のミラー電流部
であるラテラルエミッタ接地pnpトランジスタ32も
オフする。その結果、エミッタホロワトランジスタ42
はオフし、トランジスタ51はオフする。
When the transistor 21 is turned off, the lateral emitter ground pnp constituting the reference current portion of the mirror circuit is turned off.
The transistor 22 is turned off, and the laterally-grounded pnp transistor 32, which is a mirror current part of the mirror circuit, is also turned off. As a result, the emitter follower transistor 42
Is turned off, and the transistor 51 is turned off.

【0029】以上説明したように、この実施例では、入
力信号電流が給電されるエミッタ接地npnトランジス
タ21とコレクタ抵抗2とミラー回路の基準電流部2
2とでミラー基準段20を構成し、入力信号電流と逆位
相の電流が給電されるエミッタ接地npnトランジスタ
31とミラー回路のミラー電流部32とで相補回路段3
0を構成し、この相補回路段30の出力電圧又は出力電
流を用いてエミッタ接地npnトランジスタ電力増幅段
を駆動している。
[0029] As described above, in this embodiment, the emitter input signal current is fed grounded npn transistor 21 and the reference current section 2 of the collector resistor 2 4 and the mirror circuit
2 form a mirror reference stage 20, and a complementary circuit stage 3 includes a common emitter npn transistor 31 to which a current having a phase opposite to that of the input signal current is supplied, and a mirror current portion 32 of the mirror circuit.
0, and the output voltage or output current of the complementary circuit stage 30 is used to drive the common emitter npn transistor power amplification stage.

【0030】したがって、上述したように、相補回路段
30のDC電流消費を防止し、p型基板の電流吸収を大
幅に削減し、ラテラルエミッタ接地pnpトランジスタ
32の電流増幅率のばらつきにかかわらず正確な出力電
流を出力でき、低電源電圧動作ができるという優れた効
果を奏することができる。以上の結果、本実施例の回路
によれば、電力消費を節減し、回路動作を高速化できる
とともに、低電源電圧動作が実現できる。
Therefore, as described above, the DC current consumption of the complementary circuit stage 30 is prevented, the current absorption of the p-type substrate is greatly reduced, and the current can be accurately obtained regardless of the variation in the current amplification factor of the lateral-emitter pnp transistor 32. An excellent effect that a high output current can be output and a low power supply voltage operation can be performed can be obtained. As a result, according to the circuit of this embodiment, power consumption can be reduced, circuit operation can be speeded up, and low power supply voltage operation can be realized.

【0031】図3の点線により本実施例の回路における
基板吸収電流IL の測定結果を示す。基板吸収電流が図
7の従来例よりも大幅に削減できることがわかる。 (実施例2)図2に他の実施例を示す。この実施例は、
図1の前置増幅段40を省略して、相補回路段30の出
力電圧により出力増幅段50を直接駆動するものであ
り、作用効果は実施例1と同じである。
The dotted line in FIG. 3 shows the measurement result of the substrate absorption current IL in the circuit of this embodiment. It can be seen that the substrate absorption current can be significantly reduced as compared with the conventional example of FIG. (Embodiment 2) FIG. 2 shows another embodiment. This example is
The preamplifier stage 40 of FIG. 1 is omitted, and the output amplifier stage 50 is directly driven by the output voltage of the complementary circuit stage 30. The operation and effect are the same as those of the first embodiment.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のモノリシック電力増幅集積回路の一実
施例を示す回路図である。
FIG. 1 is a circuit diagram showing one embodiment of a monolithic power amplification integrated circuit of the present invention.

【図2】図1の他の実施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of FIG. 1;

【図3】図1の回路の基板吸収電流(リーク)電流と電
源電圧+Vとの関係を示す特性図である。
FIG. 3 is a characteristic diagram showing a relationship between a substrate absorption current (leakage) current and a power supply voltage + V in the circuit of FIG.

【図4】従来のモノリシック電力増幅集積回路の一例を
示す回路図である。
FIG. 4 is a circuit diagram showing an example of a conventional monolithic power amplifier integrated circuit.

【図5】従来のモノリシック電力増幅集積回路の一例を
示す回路図である。
FIG. 5 is a circuit diagram showing an example of a conventional monolithic power amplifier integrated circuit.

【符号の説明】 10は反転回路段、20はミラー基準段、21はミラー
基準段のドライバ素子をなすエミッタ接地npnトラン
ジスタ、22はミラー基準段の基準電流部をなすラテラ
ルエミッタ接地pnpトランジスタ、2はトランジス
タ22のコレクタ抵抗、30は相補回路段、31は相補
回路段のエミッタ接地npnトランジスタ、32は相補
回路段30の負荷素子及びミラー回路のミラー電流部を
なすラテラルエミッタ接地pnpトランジスタ、40は
前置増幅段(本発明でいう電力増幅回路段)、50は出
力増幅段(本発明でいう電力増幅回路段)。
DESCRIPTION OF THE SYMBOLS 10 is an inverting circuit stage, 20 is a mirror reference stage, 21 is a common emitter npn transistor forming a driver element of the mirror reference stage, 22 is a lateral emitter grounded pnp transistor forming a reference current portion of the mirror reference stage, 2 4 is a collector resistance of the transistor 22, 30 is a complementary circuit stage, 31 is a common emitter npn transistor of the complementary circuit stage, 32 is a lateral emitter grounded pnp transistor forming a load element of the complementary circuit stage 30 and a mirror current part of the mirror circuit, 40 Denotes a preamplifier stage (power amplifier circuit stage in the present invention), and 50 denotes an output amplifier stage (power amplifier circuit stage in the present invention).

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−94464(JP,A) 特開 昭63−294121(JP,A) 特開 昭59−99808(JP,A) 特開 平2−301664(JP,A) 特開 平2−1609(JP,A) 特開 昭59−17712(JP,A) 特開 昭55−66659(JP,A) 特開 平6−326580(JP,A) 特開 平6−90157(JP,A) 実開 平2−72017(JP,U) 半導体ハンドブック編纂委員会編, 「半導体ハンドブック」,第2版,株式 会社オーム社,1977年11月,p.419− 420 (58)調査した分野(Int.Cl.6,DB名) H03F 1/42 - 1/56 H03F 3/20 - 3/36 H03F 3/42 - 3/44 H03F 3/50 - 3/52 F02P 1/00 - 3/12 F02P 7/00 - 7/10 F02P 9/00 - 17/00 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-4-94464 (JP, A) JP-A-63-294121 (JP, A) JP-A-59-99808 (JP, A) JP-A-2- 301664 (JP, A) JP-A-2-1609 (JP, A) JP-A-59-17712 (JP, A) JP-A-55-66659 (JP, A) JP-A-6-326580 (JP, A) JP-A-6-90157 (JP, A) JP-A 2-72017 (JP, U) Semiconductor Handbook Compilation Committee, “Semiconductor Handbook”, 2nd edition, Ohm Co., Ltd., November 1977, p. 419− 420 (58) Field surveyed (Int.Cl. 6 , DB name) H03F 1/42-1/56 H03F 3/20-3/36 H03F 3/42-3/44 H03F 3/50-3 / 52 F02P 1/00-3/12 F02P 7/00-7/10 F02P 9/00-17/00

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 ラテラルトランジスタ構造を有するエミ
ッタ接地pnpトランジスタとnpnエミッタ接地トラ
ンジスタとを有するモノリシック電力増幅集積回路にお
いて、 ラテラルトランジスタ構造を有するエミッタ接地pnp
トランジスタで構成されるミラー回路の基準電流部22
及び前記トランジスタのコレクタに接続されるコレクタ
抵抗24からなる負荷素子と、入力信号電圧Viを反転
するエミッタ接地npnトランジスタからなるドライバ
素子21とを有し、前記基準電流部22のコレクタは前
記コレクタ抵抗24を通じて前記ドライバ素子21のコ
レクタに接続されているミラー基準段20と、前記 入力信号電圧Viを反転する反転回路段10と、 前記反転回路段10の出力端からベース電流が給電され
るエミッタ接地npnトランジスタからなるドライバ素
31と、ラテラルトランジスタ構造を有するエミッタ
接地pnpトランジスタで構成される前記ミラー回路の
ミラー電流部32からなる負荷素子とを有し、前記ミラ
ー電流部32のコレクタは前記ドライバ素子31のコレ
クタに接続されている相補回路段30と、 前記相補回路段30の出力端電位により駆動制御される
エミッタ接地npnトランジスタ又はエミッタホロワn
pnトランジスタ42を有する電力増幅回路段40と、 を備えることを特徴とするモノリシック電力増幅集積回
路。
1. An EMI having a lateral transistor structure.
Grounded pnp transistor and npn grounded emitter transistor
Monolithic power amplifier integrated circuit with transistor
And a common emitter pnp having a lateral transistor structure.
Reference current section 22 of mirror circuit composed of transistors
And a load element comprising a collector resistor 24 which is connected to the collector of said transistor, possess a driver element 21 consisting of an emitter grounded npn transistor for inverting the input signal voltage Vi, the collector of the reference current 22 before
The collector of the driver element 21 is connected through the collector resistor 24.
A mirror reference stage 20 connected to the selector, the inverting circuit stage 10 for inverting the input signal voltage Vi, consisting emitter grounded npn transistor the base current is fed from the output of the inverting circuit stage 10 driver elements 31 And an emitter having a lateral transistor structure
Possess a load element composed of a mirror current portion 32 of the mirror circuit composed of the ground pnp transistors, the mirror
The collector of the current section 32 is
A complementary circuit stage 30 connected to the emitter and a common emitter npn transistor or emitter follower n driven and controlled by an output terminal potential of the complementary circuit stage 30.
a power amplifier circuit stage 40 having a pn transistor 42. A monolithic power amplifier integrated circuit comprising:
JP5167888A 1993-07-07 1993-07-07 Monolithic power amplifier integrated circuit Expired - Lifetime JP2910512B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5167888A JP2910512B2 (en) 1993-07-07 1993-07-07 Monolithic power amplifier integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5167888A JP2910512B2 (en) 1993-07-07 1993-07-07 Monolithic power amplifier integrated circuit

Publications (2)

Publication Number Publication Date
JPH0730339A JPH0730339A (en) 1995-01-31
JP2910512B2 true JP2910512B2 (en) 1999-06-23

Family

ID=15857933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5167888A Expired - Lifetime JP2910512B2 (en) 1993-07-07 1993-07-07 Monolithic power amplifier integrated circuit

Country Status (1)

Country Link
JP (1) JP2910512B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3711860B2 (en) 2000-11-08 2005-11-02 株式会社デンソー Output circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494464A (en) * 1990-08-09 1992-03-26 Toshiba Corp Filter circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
半導体ハンドブック編纂委員会編,「半導体ハンドブック」,第2版,株式会社オーム社,1977年11月,p.419−420

Also Published As

Publication number Publication date
JPH0730339A (en) 1995-01-31

Similar Documents

Publication Publication Date Title
JP2005512376A (en) Amplifier with bias compensation using a current mirror circuit
JP2910512B2 (en) Monolithic power amplifier integrated circuit
US6417733B1 (en) High output voltage swing class AB operational amplifier output stage
JP2685285B2 (en) Transistor circuit
US4764688A (en) Output current darlington transistor driver circuit
US6396319B2 (en) Semiconductor integrated circuit with quick charging/discharging circuit
JPH0480406B2 (en)
KR20060016079A (en) Switchable amplifier circuit having reduced shutdown current
JP3469639B2 (en) Amplifier circuit
KR100394301B1 (en) Btl amplifier circuit
JPH0884060A (en) Current controlled semiconductor device
JPH079449Y2 (en) amplifier
JPH0249061B2 (en)
JPH0786895A (en) Output circuit
JP3019039B2 (en) Internal combustion engine ignition device
JP2834929B2 (en) Amplifier circuit
JPH0731616Y2 (en) Bias power supply circuit for high power transistor amplifier
JPH11177401A (en) Switching circuit
JPS59146204A (en) Single ended push-pull amplifier circuit
JP2776621B2 (en) Output circuit
KR910000689Y1 (en) Thermal compersation bias circuit of amp
KR950000978Y1 (en) Noise filter for semiconductor integrated circuit
JP3068355B2 (en) Inverter circuit
JP2545220Y2 (en) Darlington connection output circuit
JPH0119285B2 (en)

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080409

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110409

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120409

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120409

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140409

Year of fee payment: 15

EXPY Cancellation because of completion of term