KR950000978Y1 - Noise filter for semiconductor integrated circuit - Google Patents

Noise filter for semiconductor integrated circuit Download PDF

Info

Publication number
KR950000978Y1
KR950000978Y1 KR2019890009129U KR890009129U KR950000978Y1 KR 950000978 Y1 KR950000978 Y1 KR 950000978Y1 KR 2019890009129 U KR2019890009129 U KR 2019890009129U KR 890009129 U KR890009129 U KR 890009129U KR 950000978 Y1 KR950000978 Y1 KR 950000978Y1
Authority
KR
South Korea
Prior art keywords
transistor
base
input voltage
integrated circuit
semiconductor integrated
Prior art date
Application number
KR2019890009129U
Other languages
Korean (ko)
Other versions
KR910001531U (en
Inventor
소명진
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019890009129U priority Critical patent/KR950000978Y1/en
Publication of KR910001531U publication Critical patent/KR910001531U/en
Application granted granted Critical
Publication of KR950000978Y1 publication Critical patent/KR950000978Y1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.No content.

Description

반도체 집적회로의 잡음방지회로Noise prevention circuit of semiconductor integrated circuit

제1도는 종래의 차동증폭기 회로도.1 is a conventional differential amplifier circuit diagram.

제2도는 제1도에서의 입, 출력 파형도.2 is an input and output waveform diagram in FIG.

제3도는 본 고안에 따른 반도체 집적회로의 잡음방지회로도.3 is a noise prevention circuit diagram of a semiconductor integrated circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Q1~Q5: 트랜지스터 VO: 출력전압Q 1 to Q 5 : Transistor V O : Output voltage

R1, RE, RL1, RL2: 저항 Dn: 기생다이오드R 1 , RE, RL 1 , RL 2 : Resistance D n : Parasitic Diode

Vin1, Vin2 : 입력전압 VB: 바이어스전압V in 1, V in 2: Input voltage V B : Bias voltage

본 고안은 반도체 집적회로의 잡음(Noise)방지회로에 관한 것으로, 특히 반도체 기판(Substrate)과 액티브 영역(Active Region)과의 반전현상에 의해 생성되는 잡음을 방지하도록 한 반도체 집적회로의 잡음방지회로에 관한 것이다.The present invention relates to a noise preventing circuit of a semiconductor integrated circuit. In particular, the noise preventing circuit of a semiconductor integrated circuit is designed to prevent noise generated by an inversion phenomenon between a semiconductor substrate and an active region. It is about.

제1도는 종래의 차동증폭기 회로도로서, 이에 도시된 바와같이 전원 전압(Vcc)이 저항(RE)을 통해 트랜지스터(Q3)의 에미터에 인가됨과 아울러 그의 베이스에 입력전압(Vin1)이 인가되게 접속되어, 그의 콜렉터가 트랜지스터(Q1), (Q2)의 에미터에 접속되고, 그 트랜지스터(Q1), (Q2)의 베이스에 입력전압(Vin2) 및 바이어스전압(VB)이 인가되게 접속되고, 그 트랜지스터(Q1), (Q2)의 콜렉터가 로드(Load) 저항(RL1), (RL2)에 접속되어, 그 접속점에서 출력전압(VO)이 출력되게 구성된 것으로, 이와같이 구성된 종래회로의 동작과정을 제2도의 입, 출력 파형도를 참조하여 설명한다.FIG. 1 is a circuit diagram of a conventional differential amplifier, in which a power supply voltage Vcc is applied to an emitter of a transistor Q 3 through a resistor RE and an input voltage V in 1 is applied to a base thereof. is to be connected, whose collector is connected to the emitter of the transistor (Q 1), (Q 2 ), the transistor (Q 1), the input voltage (V in 2) to the base of (Q 2) and a bias voltage ( V B ) is connected to be applied, and the collectors of the transistors Q 1 and Q 2 are connected to the load resistors RL 1 and RL 2 , and the output voltage V O is connected at the connection point. The operation process of the conventional circuit configured as described above is described with reference to the input and output waveform diagrams of FIG.

트랜지스터(Q3)의 베이스에 입력전압(Vin1)이 인가되면, 그 입력전압(Vin1)에 따라 그 트랜지스터(Q3)의 콜렉터로 출력되는 신호가 트랜지스터(Q1), (Q2)의 에미터에 인가된다. 이때 트랜지스터(Q1)의 베이스에는 입력전압(Vin2)이 인가되고, 트랜지스터(Q2)의 베이스에는 바이어스전압(VB)이 인가되며, 이에따라 입력전압(Vin2)이 스위칭동작을 하도록 충분한 진폭을 갖고 인가되면 출력전압(VO)은 트랜지스터(Q2)의 콜렉터로부터 출력되는데, 입력전압(Vin1)이 작은 신호이고, 입력전압(Vin2)이 충분히 큰 신호이면 출력전압(VO)은 제2도의 파형도에서 알 수 있는 바와같이 입력전압(Vin1)에 ±1을 곱한 신호로 되어 출력된다.Transistor (Q 3) when the applied input voltage (V in 1) to a base, and the input voltage (V in 1) signal, the transistor (Q 1) output to the collector of the transistor (Q 3) in accordance with, the (Q 2 ) is applied to the emitter. At this time, the transistor (Q 1) base is applied to the input voltage (V in 2) of, in the base of the transistor (Q 2) is applied with a bias voltage (V B), yiettara the switching operation input voltage (V in 2) When applied with sufficient amplitude, the output voltage (V O ) is output from the collector of transistor (Q 2 ). If the input voltage (V in 1) is small and the input voltage (V in 2) is large enough, the output As can be seen from the waveform diagram of FIG. 2, the voltage V O is output as a signal obtained by multiplying the input voltage V in 1 by ± 1.

그러나, 이와같은 종래의 기술구성에 있어서는 입력전압(Vin2)이 트랜지스터(Q1), (Q2)을 충분히 "온-오프"시키도록 할 때 입력전압(Vin2)이 접지전위(GND1)보다 낮은 전압이 인가된다면, 기판(P형 반도체)에서 트랜지스터(Q1)의 베이스(N형 반도체)와의 피엔(PN)다이오드에서 다이오드가 "온"되는 수가 있다.However, in such a prior art configuration, when the input voltage V in 2 causes the transistors Q 1 and Q 2 to be sufficiently "on-off", the input voltage V in 2 becomes the ground potential ( If a voltage lower than GND 1 ) is applied, the diode may be " on " at the PN diode from the substrate (P type semiconductor) to the base of the transistor Q 1 (N type semiconductor).

이 경우 입력전압(Vin1)의 소오스축으로 다이오드전류가 흐르게 되면 이 전류는 입력전압(Vin1)에 잡음으로 작용되어 주변의 회로에 영향을 주게 되는 문제점이 있었다.In this case, when a diode current flows through the source axis of the input voltage V in 1, the current acts as a noise to the input voltage V in 1, which affects the surrounding circuit.

본 고안은 상기와 같은 종래의 문제점을 감안하여, 반도체기판과 액티브영역과의 반전현상에 의해 기생다이오드에서 생성되는 잡음을 미연에 방지하도록 반도체 집적회로의 잡음방지회로를 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.SUMMARY OF THE INVENTION In view of the above-described problems, the present invention devises a noise preventing circuit of a semiconductor integrated circuit to prevent noise generated in a parasitic diode due to reversal of a semiconductor substrate and an active region. When described in detail with reference to the drawings as follows.

전원전압(Vcc)이 저항(RE)을 통해 트랜지스터(Q3)의 에미터에 인가됨과 아울러 그의 베이스에 입력전압(Vin1)이 인가되게 접속되어, 그의 콜렉터가 트랜지스터(Q1), (Q2)의 에미터에 공통 접속되고, 그 트랜지스터(Q1), (Q2)의 베이스에 입력전압(Vin2) 및 바이어스전압(VB)이 각기 인가되게 접속되고, 그의 콜렉터가 부하저항(RL1), (RL2)에 각기 접속되어, 그 접속점에서 출력전압(VO)이 출력되게 구성된 반도체 집적회로에 있어서, 상기 입력전압(Vin2)이 트랜지스터(Q4), (Q5)의 에미터에 공통인가되게 접속하여, 그 트랜지스터(Q4)의 베이스, 콜렉터 및 트랜지스터(Q5)의 베이스를 저항(R1)에 접속하고, 상기 트랜지스터(Q5)의 콜렉터를 기생(Parasitic) 다이오드(Dn)에 접속한 후 그 접속점을 상기 트랜지스터(Q1)의 베이스에 접속하여 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.The power supply voltage Vcc is connected to the emitter of the transistor Q 3 through the resistor RE and is connected such that the input voltage V in 1 is applied to its base, so that its collectors are transistors Q 1 , ( is commonly connected to the emitter of Q 2), it is connected to the transistor (Q 1), to be applied to the input voltage (V in 2) and a bias voltage (V B) are respectively the base of the (Q 2), whose collector load In a semiconductor integrated circuit connected to resistors RL 1 and RL 2 , respectively, and configured to output an output voltage V O at its connection point, the input voltage V in 2 is a transistor Q 4 , ( the common is to be connected to the emitter of Q 5), the collector of the transistor (Q 4) of the base, collector, and the transistor (connected to the base of Q 5) to the resistor (R 1), and said transistor (Q 5) after connecting to the parasitic (parasitic) diode (Dn) to be configured by connecting a connection point thereof to the base of the transistor (Q 1), Turning to the operation and effect of the present design thus constructed in detail as follows.

저항(RE), 트랜지스터(Q1~Q3) 및 부하저항(RL1, RL2)으로 구성된 차동 증폭회로는 상기에서 설명한 제1도의 회로와 동일하게 동작된다.The differential amplifier circuit composed of the resistors RE, the transistors Q 1 to Q 3 and the load resistors RL 1 and RL 2 operates in the same manner as the circuit of FIG. 1 described above.

그런데, 입력전압(Vin2)은 트랜지스터(Q5)를 통해 트랜지스터(Q1)의 베이스에 인가되게 된다. 따라서 입력전압(Vin2)이 충분히 고전위가 되면, 트랜지스터(Q4)와 저항(R1)으로 구성된 회로에서 트랜지스터(Q4)의 베이스-에미터간 전압을 "VBE4"라 할때, 저항(R1)에 흐르는 전류(Iref)는로 되며, 이에따라 트랜지스터(Q5)는 포화(Saturation)되어 트랜지스터(Q1)의 베이스가 고전위로 되고, 이에따라 기판과 트랜지스터(Q1)의 베이스 사이에 생성되는 기생다이오드(Dn)가 오프되므로 잡음이 발생되지 않게 된다.However, the input voltage V in 2 is applied to the base of the transistor Q 1 through the transistor Q 5 . Therefore, when the input voltage (V in 2) a sufficiently high potential, the transistor (Q 4) and a resistor (R 1) the base of the transistor (Q 4) in the circuit consisting of - when referred to the emitter voltage "V BE4", The current Iref flowing through the resistor R 1 is As a result, the transistor Q 5 is saturated and the base of the transistor Q 1 becomes high potential, and thus the parasitic diode Dn generated between the substrate and the base of the transistor Q 1 is turned off, thereby making noise. Will not occur.

또한 입력전압(Vin2)이 로우상태로 되면 트랜지스터(Q4), (Q5)가 오프되므로 트랜지스터(Q1)의 베이스측에는 기생다이오드(Dn)측으로부터 발생하는 잡음이 전달되지 않게 된다.In addition, when the input voltage V in 2 becomes low, the transistors Q 4 and Q 5 are turned off, so that noise generated from the parasitic diode Dn is not transmitted to the base side of the transistor Q 1 .

이것은 트랜지스터(Q4), (Q5)가 전류미러(Current mirror)로써 동작하기 때문에 트랜지스터(Q4)가 오프되면 트랜지스터(Q5)도 오프되기 때문이다.This is because transistors Q 4 and Q 5 operate as current mirrors, and therefore transistor Q 5 is also turned off when transistor Q 4 is turned off.

이상에서 상세히 설명한 바와같이 본 고안은 반도체 단일 집적회로(Monolithic IC)의 바이폴라(Bipolar) 회로설계시 기생다이오드로부터 발생되는 잡음을 방지할 수 있는 효과가 있게 된다.As described in detail above, the present invention has an effect of preventing noise generated from parasitic diodes when designing a bipolar circuit of a semiconductor monolithic IC.

여기서 기생다이오드(Dn)는 실리콘 칩상의 집적회로에서 흔히 발생하는데, 이는 그라운드(GND1), (GND2)가 집적회로 내부에서 집적회로 자체의 그라운드(GND1)와는 메탈(Metal) 저항에 의해 완전히 같을 수 없기 때문이다.Here, parasitic diodes (Dn) are common in integrated circuits on silicon chips, where grounds (GND 1 ) and (GND 2 ) are internal to the integrated circuit itself by metal (GND 1 ) and ground (GND 1 ). Because they cannot be exactly the same.

Claims (1)

전원전압(Vcc)이 저항(RE)을 통해 트랜지스터(Q3)의 에미터에 인가됨과 아울러 그의 베이스에 입력전압(Vin1)이 인가되게 접속되어, 그의 콜렉터가 트랜지스터(Q1), (Q2)의 에미터에 공통접속되고, 그 트랜지스터(Q1), (Q2)의 베이스에 입력전압(Vin2) 및 바이어스전압(VB)이 각기 인가되게 접속되고, 그의 콜렉터가 부하저항(RL1), (RL2)에 각기 인가되게 접속되어 그 접속점에서 출력전압(VO)이 출력되게 구성된 반도체 집적회로에 있어서, 상기 입력전압(Vin2)이 트랜지스터(Q4), (Q5)의 에미터에 공통 인가되게 접속하여, 그 트랜지스터(Q4)의 베이스, 콜렉터 및 트랜지스터(Q5)의 베이스를 저항(R1)에 공통접속하고, 상기 트랜지스터(Q5)의 콜렉터를 상기 트랜지스터(Q1)의 베이스에 접속하여 구성된 것을 특징으로 하는 반도체 집적회로의 잡음방지회로.The power supply voltage Vcc is connected to the emitter of the transistor Q 3 through the resistor RE and is connected such that the input voltage V in 1 is applied to its base, so that its collectors are transistors Q 1 , ( is commonly connected to the emitter of Q 2), it is connected to the transistor (Q 1), to be applied to the input voltage (V in 2) and a bias voltage (V B) are respectively the base of the (Q 2), whose collector load In a semiconductor integrated circuit connected to resistors RL 1 and RL 2 and configured to output an output voltage V O at its connection point, the input voltage V in 2 is a transistor Q 4 , the connection to be commonly applied to the emitter of the (Q 5), of the transistor (Q 4) of the base, a collector and a transistor connected in common to the base of (Q 5) to the resistor (R 1), and said transistor (Q 5) the collector room noise of a semiconductor integrated circuit, characterized in that is configured to connect to a base of the transistor (Q 1) Circuit.
KR2019890009129U 1989-06-29 1989-06-29 Noise filter for semiconductor integrated circuit KR950000978Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019890009129U KR950000978Y1 (en) 1989-06-29 1989-06-29 Noise filter for semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019890009129U KR950000978Y1 (en) 1989-06-29 1989-06-29 Noise filter for semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
KR910001531U KR910001531U (en) 1991-01-24
KR950000978Y1 true KR950000978Y1 (en) 1995-02-17

Family

ID=19287609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019890009129U KR950000978Y1 (en) 1989-06-29 1989-06-29 Noise filter for semiconductor integrated circuit

Country Status (1)

Country Link
KR (1) KR950000978Y1 (en)

Also Published As

Publication number Publication date
KR910001531U (en) 1991-01-24

Similar Documents

Publication Publication Date Title
US5781389A (en) Transistor protection circuit
EP0263078A2 (en) Logic interface circuit with high stability and low rest current
KR930007095A (en) Regulated Bipolar CMOS Output Buffer
US4602207A (en) Temperature and power supply stable current source
KR950000978Y1 (en) Noise filter for semiconductor integrated circuit
US4378529A (en) Differential amplifier input stage capable of operating in excess of power supply voltage
US6480038B1 (en) Bipolar comparator
EP0528659A1 (en) Impedance multiplier
US4994694A (en) Complementary composite PNP transistor
US5132566A (en) BiMOS semiconductor integrated circuit having short-circuit protection
US4766399A (en) Oscillator circuit
US5666076A (en) Negative input voltage comparator
KR900017185A (en) Semiconductor integrated circuit
US4857780A (en) High withstand voltage output
JPH0249061B2 (en)
JP2908149B2 (en) Operational amplifier
JPH01137822A (en) Semiconductor integrated circuit
EP0457737A2 (en) MOS/BIP protection circuit
JPH0441371B2 (en)
JPH03746Y2 (en)
JPS61150229A (en) Integrated circuit
JPS58198907A (en) Malfunction preventing circuit of muting amplifier
JPH0677783A (en) Hysteresis amplifier
JPS6116612A (en) Comparator circuit
JPH0263216A (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20040119

Year of fee payment: 10

EXPY Expiration of term