JPS6212687B2 - - Google Patents

Info

Publication number
JPS6212687B2
JPS6212687B2 JP2035479A JP2035479A JPS6212687B2 JP S6212687 B2 JPS6212687 B2 JP S6212687B2 JP 2035479 A JP2035479 A JP 2035479A JP 2035479 A JP2035479 A JP 2035479A JP S6212687 B2 JPS6212687 B2 JP S6212687B2
Authority
JP
Japan
Prior art keywords
transistor
circuit
power supply
output terminal
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP2035479A
Other languages
Japanese (ja)
Other versions
JPS55114013A (en
Inventor
Isamu Oomura
Makoto Hiramatsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2035479A priority Critical patent/JPS55114013A/en
Publication of JPS55114013A publication Critical patent/JPS55114013A/en
Publication of JPS6212687B2 publication Critical patent/JPS6212687B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明は、集積回路特に演算増幅器の出力部に
負荷駆動用に設けられるドライバ回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integrated circuit, particularly a driver circuit provided at the output section of an operational amplifier for driving a load.

従来上記種類のドライバ回路としては第1図お
よび第4図に示す回路が用いられているが、第1
図の回路は主として1電源用のため2電源で使用
するとクロスオーバ歪が発生する欠点があつた。
また第4図の回路は主として2電源用のためクロ
スオーバ歪は生じないが、1電源で使用するとき
出力がグランドまで振らないという欠点がある。
Conventionally, the circuits shown in FIGS. 1 and 4 have been used as driver circuits of the above type.
Since the circuit shown in the figure is mainly used for one power supply, it has the disadvantage that crossover distortion occurs when used with two power supplies.
Furthermore, since the circuit shown in FIG. 4 is mainly used for two power supplies, crossover distortion does not occur, but when used with one power supply, there is a drawback that the output does not swing to ground.

本発明はかゝる点を改善し、1電源使用時にも
出力はグランドまで振り、2電源使用時でもクロ
スオーバ歪を生じないドライバ回路を提案するも
のであり、その特徴とする所は主増幅部と負荷接
続用出力端子との間にドライバ回路を設けた集積
回路において、該ドライバ回路を、第1のトラン
ジスタと第2のトランジスタを直列にして一対の
電源線間に接続しかつその直列接続点を出力端と
し、また定電流源、トランジスタのベース・エミ
ツタ間電圧を補償するバイアス回路、および第3
のトランジスタを直列にして前記一対の電源線間
に接続し、更に該バイアス回路と第3のトランジ
スタに並列に第4のトランジスタと第1の抵抗を
接続し、前記第3のトランジスタの入力端は第2
の抵抗を介して主増幅部の出力端へ、前記第4の
トランジスタの入力端は主増幅部の出力端へ、ま
た前記第1のトランジスタの入力端は前記定電流
源とバイアス回路との接続点へ、更に前記第2の
トランジスタの入力端はバイアス回路と第3のト
ランジスタとの接続点へ接続して構成した点にあ
る。以下図面を参照しながらこれを詳細に説明す
る。
The present invention improves these points and proposes a driver circuit that swings the output to ground even when one power supply is used and does not cause crossover distortion even when two power supplies are used. In an integrated circuit in which a driver circuit is provided between a unit and an output terminal for connecting a load, the driver circuit is connected between a pair of power supply lines by connecting a first transistor and a second transistor in series, and the series connection. point as the output terminal, and also includes a constant current source, a bias circuit that compensates for the voltage between the base and emitter of the transistor, and a third
transistors are connected in series between the pair of power supply lines, a fourth transistor and a first resistor are connected in parallel to the bias circuit and the third transistor, and the input terminal of the third transistor is Second
The input terminal of the fourth transistor is connected to the output terminal of the main amplification section through the resistor, and the input terminal of the first transistor is connected to the constant current source and the bias circuit. Further, the input terminal of the second transistor is connected to the connection point between the bias circuit and the third transistor. This will be explained in detail below with reference to the drawings.

先ず第1図を参照するに、この図で10は主増
幅部で、この出力端に負荷20がドライバ回路3
0を介して接続される。かゝる構成の回路は演算
増幅器によく見られる。このドライバ回路30は
定電流源12、トランジスタ14,16,18か
らなり、トランジスタ14のベースが入力端、ト
ランジスタ16,18の各エミツタ接続点が出力
端26となる。l1,l2は一対の電源線であり、本
例では線l1には+VCCが印加され、また線l2はグ
ランドに接続される。つまり単一電源で給電され
る。20は負荷で、出力端26とグランドGND
の間に接続される。この回路では主増幅部10の
出力がトランジスタ14を完全にオンにすると点
Pの電位は略グランドレベルに落ち、トランジス
タ16はオフとなる。即ち出力電圧V0はグラン
ドまで振り、負荷20には電力が供給されない。
なおトランジスタ18は点Pの電位が出力端26
の電位よりVBEだけ低くなつて始めてオンになる
からこの単電源の場合は何ら動作に寄与せず、休
止状態にある。
First, referring to FIG. 1, in this figure 10 is a main amplifier section, and a load 20 is connected to the driver circuit 3 at the output terminal of this section.
Connected via 0. Circuits with such a configuration are often found in operational amplifiers. This driver circuit 30 consists of a constant current source 12 and transistors 14, 16, and 18. The base of the transistor 14 serves as an input terminal, and the connection point between the emitters of the transistors 16 and 18 serves as an output terminal 26. l 1 and l 2 are a pair of power supply lines; in this example, +V CC is applied to line l 1 , and line l 2 is connected to ground. In other words, it is powered by a single power supply. 20 is the load, output terminal 26 and ground GND
connected between. In this circuit, when the output of the main amplifier section 10 completely turns on the transistor 14, the potential at point P drops to approximately the ground level, and the transistor 16 turns off. That is, the output voltage V 0 swings to ground, and no power is supplied to the load 20.
Note that the potential of the point P of the transistor 18 is the output terminal 26.
Since it turns on only when the potential becomes lower than the potential by VBE , in the case of this single power supply, it does not contribute to any operation and is in a dormant state.

このトランジスタ18は本回路を2電源で使用
するときに有効になるものである。即ちこの場合
は第2図に示す如くなり、次のように動作する。
即ち、主増幅部10の出力がLレベルにあつてト
ランジスタ14をオフにするとトランジスタ16
がオンになり、出力電圧V0は電源VCCの電位近
くまで高まり、この状態から主増幅部10の出力
電圧が上昇してトランジスタ14を導通させ始め
るとトランジスタ16のベース電流はトランジス
タ14を通つてバイパスされ始め、出力電圧V0
は低下し始める。トランジスタ16がオンしてい
る時、トランジスタ18は、ベース電位の方がエ
ミツタ電位より高いのでオフである。出力電圧
V0がグランドレベル近くに下る、詳しくは点P
の電位がトランジスタ16がオフとなるベース・
エミツタ間電圧VBE以下に下るとトランジスタ1
6はオフとなるが、トランジスタ18もまだオフ
である。点Pの電位がグランドレベルより、トラ
ンジスタ18のVBEより下ると始めて該トランジ
スタ18はオンとなり、負荷20に通電し、出力
電圧V0を負側に駆動する。そしてトランジスタ
14が完全にオンになる状態では点Pの電位は
ほゞ負電源−VEEの電位に等しく、出力電圧V0
もその近傍までドライブされる。こうして出力電
圧V0は零点付近で入力電圧Viに追従せず図示の
如く段階的に変る部分が生じる。つまり、クロス
オーバ歪が生じる。
This transistor 18 becomes effective when this circuit is used with two power supplies. That is, in this case, the situation is as shown in FIG. 2, and the operation is as follows.
That is, when the output of the main amplifier section 10 is at L level and the transistor 14 is turned off, the transistor 16 is turned off.
is turned on, and the output voltage V 0 increases to the potential of the power supply V CC . From this state, the output voltage of the main amplifier 10 rises and begins to conduct the transistor 14 , and the base current of the transistor 16 flows through the transistor 14 . The output voltage V 0
begins to decline. When transistor 16 is on, transistor 18 is off because its base potential is higher than its emitter potential. output voltage
V 0 falls near the ground level, specifically point P
The base voltage at which the transistor 16 is turned off is at a potential of
When the emitter voltage drops below V BE , transistor 1
6 is turned off, but transistor 18 is also still off. Only when the potential at point P falls below the ground level and below V BE of transistor 18 does transistor 18 turn on, supplying current to load 20 and driving output voltage V 0 to the negative side. When the transistor 14 is completely turned on, the potential at point P is approximately equal to the potential of the negative power supply -V EE , and the output voltage V 0
is also driven close to it. In this way, the output voltage V 0 does not follow the input voltage V i near the zero point, but there is a portion where it changes stepwise as shown in the figure. In other words, crossover distortion occurs.

第4図の回路はこのクロスオーバ歪を除去する
ために考えられたものであり、トランジスタ16
のベース・エミツタ、およびトランジスタ18の
エミツタ・ベースからなるループに、これらが生
じる2VBEと等しい電圧を生じる、2個の直列に
接続したダイオード32,34を挿入してなる。
かゝるバイアス回路を用いると、トランジスタ1
6のオフはやはり点Pの電位がVBE以下になると
きに生じるが、それよりダイオード2個下つた点
Qの電位はそのとき−VBE以下に、従つてトラン
ジスタ18がオンになろうとしている。点Pが+
BE、点Qが−VBEの時点では両トランジスタ1
6,18が共に導通して電流(アイドリング電
流)を流している。従つて点26の電位はほゞ正
確にグランドレベルにあり、そしてそれ以上では
正側、それ以後では負側にトランジスタ16,1
8によりドライブされるから第2図に示した如き
出力電圧V0のクロスオーバ歪は発生しない。
The circuit shown in FIG. 4 was designed to eliminate this crossover distortion, and the circuit shown in FIG.
and the emitter-base of transistor 18 by inserting two series connected diodes 32, 34 which produce a voltage equal to the 2V BE they produce.
Using such a bias circuit, transistor 1
6 is also turned off when the potential at point P becomes less than V BE , but the potential at point Q, which is two diodes below it, is then less than -V BE , so transistor 18 is about to turn on. There is. Point P is +
V BE , when point Q is -V BE, both transistors 1
6 and 18 are both conductive and current (idling current) is flowing. Therefore, the potential at point 26 is almost exactly at ground level, and above that the potential of transistors 16, 1 is on the positive side, and thereafter on the negative side.
8, the crossover distortion of the output voltage V 0 as shown in FIG. 2 does not occur.

しかしながらこの回路では、単電源で使用する
とやはり出力電圧V0がグランドまでドライブさ
れないという難点がある。即ち、この場合は第3
図の如くなるが、トランジスタ14が完全にオン
になつて点Pが最低電位をとつてもその電位はV
CESAT+2VBEであり、トランジスタ14の飽和電
圧VCESATは零としても2VBEあり、従つて出力電
圧はそれよりVBEを1つ少ないVBEにとどまる。
However, this circuit still has the drawback that the output voltage V 0 is not driven to ground when used with a single power supply. That is, in this case, the third
As shown in the figure, even when the transistor 14 is completely turned on and the point P has the lowest potential, the potential is V
CESAT +2V BE , and even if the saturation voltage VCESAT of the transistor 14 is zero, it is still 2V BE , and therefore the output voltage remains at VBE , which is one less than VBE .

こうして第1図および第2図の従来回路では単
電源のときV0をOまでドライブすることはでき
るが2電源のときクロスオーバ歪が生じ、これを
改良して2電源時にクロスオーバ歪を生じない回
路では単電源時にV0をOまでドライブできない
という難点がある。
In this way, the conventional circuits shown in Figures 1 and 2 can drive V0 to O when using a single power supply, but crossover distortion occurs when using two power supplies. There is a drawback in that a circuit without a power supply cannot drive V 0 to O when using a single power supply.

本発明はかゝる点を改善するものであつて、そ
の実施例を第5図に示す。第4図と比較すれば明
らかなようにこの回路ではトランジスタ36が追
加されている。該トランジスタ36はトランジス
タ14と同様にそのベース・エミツタつまり入力
端を主増幅部10の出力端に接続される。即ち詳
しくは、トランジスタ36のベースは主増幅器1
0の出力端に、コレクタは点Pに、そしてエミツ
タは抵抗40を介して負電源−VEEへ接続され
る。トランジスタ14もそのベースが主増幅器1
0の出力端へ接続されるが、その接続回路には抵
抗38が挿入される。
The present invention aims to improve these points, and an embodiment thereof is shown in FIG. As is clear from a comparison with FIG. 4, a transistor 36 is added to this circuit. Like the transistor 14, the transistor 36 has its base and emitter, that is, its input terminal, connected to the output terminal of the main amplifying section 10. That is, in detail, the base of the transistor 36 is connected to the main amplifier 1.
0 output, the collector is connected to point P, and the emitter is connected via a resistor 40 to the negative power supply -VEE . The base of the transistor 14 is also connected to the main amplifier 1.
0, and a resistor 38 is inserted into the connection circuit.

抵抗38,40は主増幅部10からトランジス
タ36,14のベースへ供給される電流の比を適
当値にするもので次の条件を満足するように設定
する。即ち2電源方式の場合で出力端26がグ
ランドレベルの時トランジスタ16,18に適当
なアイドリング電流を流すことができること、ま
た負(−VEE)側への飽和時には規定のシンク電
流をトランジスタ18で引くことができるベース
電流をトランジスタ14へ流すことができるよう
にする。1電源時(−VEEをグランドにする)
には定電流源12の電流をすべてトランジスタ3
6で引き込み該トランジスタ36が飽和するに必
要なベース電流を該トランジスタ36に供給する
ことができること。このような条件を満足してい
ると、1電源方式の場合はグランド側への飽和に
対してはトランジスタ36,14があるバランス
状態で働き、出力端26の電圧がV01=VCE14
2VBE−VBE16(ここでVCE14はトランジスタ14
の飽和時のコレクタ・エミツタ間電圧、2VBE
ダイオード32,34の順方向電圧降下、VBE16
はトランジスタ16のベース・エミツタ間電圧)
になるとトランジスタ36も飽和の方向へ動くた
め出力端26の電位は上記V01以下に下る。そこ
でトランジスタ14のコレクタ電流は流れなくな
り、最終的にはトランジスタ36が定電流源12
の電流をすべて吸いとり、飽和となるため、トラ
ンジスタ16,18共カツトオフで出力端26は
グランドレベルになる。2電源方式の場合は抵抗
38,40についての前記条件でトランジスタ1
6,18にアイドリング電流が流れ、AB級動作
をしているため、クロスオーバ歪は防止できる。
また−VEE側の飽和に対してもこれは前記抵抗3
8,40についての条件で充分飽和となることが
可能である。
The resistors 38 and 40 are used to adjust the ratio of currents supplied from the main amplifier section 10 to the bases of the transistors 36 and 14 to an appropriate value, and are set so as to satisfy the following conditions. In other words, in the case of a two-power supply system, when the output terminal 26 is at ground level, an appropriate idling current can be passed through the transistors 16 and 18, and when saturation is on the negative (-V EE ) side, a specified sink current can be passed through the transistor 18. A base current that can be drawn is made to flow to the transistor 14. 1 power supply (-V EE is grounded)
In this case, all the current of the constant current source 12 is transferred to the transistor 3.
6, the base current necessary for the transistor 36 to be saturated can be supplied to the transistor 36. If these conditions are satisfied, in the case of a single power supply system, the transistors 36 and 14 will work in a balanced state against saturation to the ground side, and the voltage at the output terminal 26 will be V 01 = V CE14 +
2V BE -V BE16 (Here, V CE14 is transistor 14
The collector-emitter voltage at saturation, 2V BE is the forward voltage drop of diodes 32 and 34, V BE16
is the base-emitter voltage of transistor 16)
When this happens, the transistor 36 also moves toward saturation, so the potential at the output terminal 26 drops below V 01 . Therefore, the collector current of the transistor 14 stops flowing, and eventually the transistor 36 is connected to the constant current source 12.
Since all of the current is absorbed and saturation occurs, both transistors 16 and 18 are cut off, and the output terminal 26 becomes the ground level. In the case of a two-power supply system, under the above conditions for resistors 38 and 40, transistor 1
Since idling current flows through 6 and 18 and class AB operation is performed, crossover distortion can be prevented.
Also, for saturation on the -V EE side, this is due to the resistance 3
It is possible to achieve sufficient saturation under conditions of 8.40.

第6図は変形例を示し、本例では出力段の正電
源側トランジスタ16が16と44のダーリント
ン接続回路で置換されている。このような場合に
も本発明は同様に適用でき、ただこの場合は点
P,Qの間にはトランジスタ44,16,18の
3つのベース・エミツタ間電圧VBEが入るので、
これに合せてダイオードは32,34,42の3
個を直列に接続する。なお、この第6図で46は
バイアス抵抗、48はpnpトランジスタで前述の
定電流源12を構成する。
FIG. 6 shows a modified example, in which the output stage positive power supply side transistor 16 is replaced with Darlington connection circuits 16 and 44. The present invention can be similarly applied to such a case, but in this case, the three base-emitter voltages V BE of the transistors 44, 16, and 18 are applied between the points P and Q.
In line with this, the diodes are 32, 34, and 42.
Connect the pieces in series. In FIG. 6, 46 is a bias resistor, and 48 is a pnp transistor, which constitutes the constant current source 12 described above.

尚、第3図、第4図及び第5図におけるダイオ
ード32,34又は第6図におけるダイオード3
2,34,42はトランジスタ16及び18に適
当なアイドリング電流を流す為のバイアス回路で
あり、特にダイオードの直列接続でなくてよい。
Note that the diodes 32, 34 in FIGS. 3, 4, and 5 or the diode 3 in FIG.
Reference numerals 2, 34, and 42 are bias circuits for passing an appropriate idling current to the transistors 16 and 18, and the bias circuits do not need to be serially connected diodes.

以上詳細に説明したように本発明ではクロスオ
ーバを除去するようにした第4図の回路にトラン
ジスタ36を追加し、単電源時に点Pの電位が
2VBEにとどまつて出力電圧V0はVBEまでしか下
らないのを該トランジスタによりP点電位を更に
下げるようにしたのでトランジスタ16,18を
共にオフにして該出力電圧V0を完全に零にまで
下げることができる。
As explained in detail above, in the present invention, the transistor 36 is added to the circuit of FIG. 4 which is designed to eliminate crossover, and the potential at point P is
Although the output voltage V 0 remains at 2V BE and only drops to V BE , the transistor is used to further lower the P point potential, so both transistors 16 and 18 are turned off, and the output voltage V 0 is completely reduced to zero. Can be lowered.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図〜第4図は従来の演算増幅器を示す回路
図、第5図は本発明の実施例を示す回路図、第6
図は第5図の一部の変形例を示す回路図である。 図面で10は主増幅部、26は出力端子、20
は負荷、30はドライバ回路、16,18,1
4,36は第1、第2、第3、第4のトランジス
タ、12は定電流源、32,34はバイアス回
路、38,40は抵抗、VCC,VEEは電源であ
る。
1 to 4 are circuit diagrams showing conventional operational amplifiers, FIG. 5 is a circuit diagram showing an embodiment of the present invention, and FIG. 6 is a circuit diagram showing a conventional operational amplifier.
This figure is a circuit diagram showing a partial modification of FIG. 5. In the drawing, 10 is the main amplifier section, 26 is the output terminal, 20
is the load, 30 is the driver circuit, 16, 18, 1
4 and 36 are first, second, third and fourth transistors, 12 is a constant current source, 32 and 34 are bias circuits, 38 and 40 are resistors, and V CC and V EE are power supplies.

Claims (1)

【特許請求の範囲】[Claims] 1 主増幅部と負荷接続用出力端子との間にドラ
イバ回路を設けた集積回路において、該ドライバ
回路を、第1のトランジスタと第2のトランジス
タを直列にして一対の電源線間に接続しかつその
直列接続点を出力端とし、また定電流源、トラン
ジスタのベース・エミツタ間電圧を補償するバイ
アス回路、および第3のトランジスタを直列にし
て前記一対の電源線間に接続し、更に該バイアス
回路と第3のトランジスタに並列に第4のトラン
ジスタと第1の抵抗を接続し、前記第3のトラン
ジスタの入力端は第2の抵抗を介して主増幅部の
出力端へ、前記第4のトランジスタの入力端は主
増幅部の出力端へ、また前記第1のトランジスタ
の入力端は前記定電流源とバイアス回路との接続
点へ、更に前記第2のトランジスタの入力端はバ
イアス回路と第3のトランジスタとの接続点へ接
続して構成したことを特徴とする集積回路。
1. In an integrated circuit in which a driver circuit is provided between a main amplifier section and an output terminal for connecting a load, the driver circuit is connected between a pair of power supply lines by connecting a first transistor and a second transistor in series, and The series connection point is used as an output terminal, and a constant current source, a bias circuit for compensating the base-emitter voltage of the transistor, and a third transistor are connected in series between the pair of power supply lines, and the bias circuit and a fourth transistor and a first resistor are connected in parallel to the third transistor, and the input terminal of the third transistor is connected to the output terminal of the main amplification section via the second resistor, and the input terminal of the third transistor is connected to the output terminal of the main amplification section through the second resistor. The input terminal of the first transistor is connected to the output terminal of the main amplifier section, the input terminal of the first transistor is connected to the connection point between the constant current source and the bias circuit, and the input terminal of the second transistor is connected to the bias circuit and the third transistor. An integrated circuit characterized in that it is configured by being connected to a connection point with a transistor.
JP2035479A 1979-02-23 1979-02-23 Integrated circuit Granted JPS55114013A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2035479A JPS55114013A (en) 1979-02-23 1979-02-23 Integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2035479A JPS55114013A (en) 1979-02-23 1979-02-23 Integrated circuit

Publications (2)

Publication Number Publication Date
JPS55114013A JPS55114013A (en) 1980-09-03
JPS6212687B2 true JPS6212687B2 (en) 1987-03-20

Family

ID=12024770

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2035479A Granted JPS55114013A (en) 1979-02-23 1979-02-23 Integrated circuit

Country Status (1)

Country Link
JP (1) JPS55114013A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146181A (en) * 1991-09-24 1992-09-08 Analog Devices, Inc. BiCMOS output stage with improved output voltage signal

Also Published As

Publication number Publication date
JPS55114013A (en) 1980-09-03

Similar Documents

Publication Publication Date Title
JPS648923B2 (en)
US4431972A (en) Push-pull amplifier
US4254379A (en) Push-pull amplifier circuit
US4723111A (en) Amplifier arrangement
JPS61214807A (en) Amplification circuit
US4922208A (en) Output stage for an operational amplifier
JP2877315B2 (en) An integrable class AB output stage for low frequency amplifiers
US4587494A (en) Quasi-complementary class B IC output stage
US5659266A (en) Low volatage output stage with improved output drive
US4706039A (en) Amplifier arrangement
JPH0580164B2 (en)
US20030042982A1 (en) Operational amplifier
JPS6212687B2 (en)
JPH05235658A (en) Amplifier
JPH0480406B2 (en)
US5376900A (en) Push-pull output stage for amplifier in integrated circuit form
JPH0618300B2 (en) Darlington transistor device
JPH0216810A (en) Transistor circuit
JPH0230902Y2 (en)
KR100394301B1 (en) Btl amplifier circuit
JP2776318B2 (en) Operational amplifier circuit
EP0613248A1 (en) Integrated circuit amplifiers
JP3733188B2 (en) Power Amplifier
JP3505325B2 (en) BTL amplifier circuit
JPS591002B2 (en) Direct-coupled transistor circuit