JPH0248119B2 - - Google Patents
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- JPH0248119B2 JPH0248119B2 JP59139744A JP13974484A JPH0248119B2 JP H0248119 B2 JPH0248119 B2 JP H0248119B2 JP 59139744 A JP59139744 A JP 59139744A JP 13974484 A JP13974484 A JP 13974484A JP H0248119 B2 JPH0248119 B2 JP H0248119B2
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- JP
- Japan
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- signal
- microprocessor
- count
- signals
- horizontal
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Links
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Controls And Circuits For Display Device (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Processing Of Solid Wastes (AREA)
- Treatment Of Fiber Materials (AREA)
- Investigating Or Analyzing Materials Using Thermal Means (AREA)
Description
【発明の詳細な説明】
（関連出願）
下記の本願と同じ日付けにおいて出願され、本
願と同じ譲渡された米国特許出願は本願と関連を
有するもので、参考のため本文に引用される。即
ち、 1983年７月５日出願のT.L.Murray.Jr.および
T.O.Holteyの米国特許出願第510711号「ダイナ
ミツクMOSメモリーのリフレツシユ・ロジツク
の試験および検査を行なう装置およびその方法」 本発明は、データ処理システムに関し、特に陰
極線管デイスプレイ・サブシステムのタイミング
および論理状態の試験および検査を行なうための
装置に関する。
願と同じ譲渡された米国特許出願は本願と関連を
有するもので、参考のため本文に引用される。即
ち、 1983年７月５日出願のT.L.Murray.Jr.および
T.O.Holteyの米国特許出願第510711号「ダイナ
ミツクMOSメモリーのリフレツシユ・ロジツク
の試験および検査を行なう装置およびその方法」 本発明は、データ処理システムに関し、特に陰
極線管デイスプレイ・サブシステムのタイミング
および論理状態の試験および検査を行なうための
装置に関する。
陰極線管（CRT）デイスプレイは、今日のデ
ータ処理システムにおいて、あるメモリーに記憶
されたデータ・ベースのアクセスまたは更新のた
めの一ターミナルとして使用されている。デー
タ・ベースからの情報は、ドツト・マトリツクス
からなる文字の形態においてCRTの表面に表示
される。一般に、このようなドツト・マトリツク
スは、９ドツト幅×12ドツトの高さをもつ１つの
相当領域において７ドツト幅×９ドツト高さとな
つている。
ータ処理システムにおいて、あるメモリーに記憶
されたデータ・ベースのアクセスまたは更新のた
めの一ターミナルとして使用されている。デー
タ・ベースからの情報は、ドツト・マトリツクス
からなる文字の形態においてCRTの表面に表示
される。一般に、このようなドツト・マトリツク
スは、９ドツト幅×12ドツトの高さをもつ１つの
相当領域において７ドツト幅×９ドツト高さとな
つている。
ラスタ・スキヤンCRTデイスプレイにおいて
は、電子ビームはCRTの左上の隅部から出発し、
スクリーンを水平方向に横切つて元に戻る。この
動作は水平走査と呼ばれる。各水平走査毎に、ビ
ームはCRTの底部に達するまで徐々に垂直方向
に移動される。このビームは、次にその出発位置
に対して垂直方向に移動される。
は、電子ビームはCRTの左上の隅部から出発し、
スクリーンを水平方向に横切つて元に戻る。この
動作は水平走査と呼ばれる。各水平走査毎に、ビ
ームはCRTの底部に達するまで徐々に垂直方向
に移動される。このビームは、次にその出発位置
に対して垂直方向に移動される。
ビームがCRTの表面を水平方向に横切つて進
む際ビームに対して狭い電圧パルスが加えられ、
これがCRTの表面上に光の点を示す。従つて、
ビームの９回の水平走査が１行の文字を表示する
ことになる。３回の水平走査が隣接する行を分離
する。
む際ビームに対して狭い電圧パルスが加えられ、
これがCRTの表面上に光の点を示す。従つて、
ビームの９回の水平走査が１行の文字を表示する
ことになる。３回の水平走査が隣接する行を分離
する。
従つて、300回の水平走査が25行の文字（12×
25＝300）を表示することになる。しかし、一般
には317本の走査線が存在し得る。各走査線は、
52569μ秒を要する。317本の走査線に対する総掃
引時間は、6.66ミリ秒（52.569×317）となり、
即ち60Hzの速度となる。
25＝300）を表示することになる。しかし、一般
には317本の走査線が存在し得る。各走査線は、
52569μ秒を要する。317本の走査線に対する総掃
引時間は、6.66ミリ秒（52.569×317）となり、
即ち60Hzの速度となる。
キヤラクタ・ゼネレータは一般に、シフト・レ
ジスタに対して並列に信号を与える。この並列信
号は、CRTの表面上の１つの文字位置に対して
１本の水平の走査線に対するドツト・パターンを
表わす。これらの信号は電子ビームと同期して水
平方向に掃引論理に変換され、各信号毎に１つの
ドツトが表示される。
ジスタに対して並列に信号を与える。この並列信
号は、CRTの表面上の１つの文字位置に対して
１本の水平の走査線に対するドツト・パターンを
表わす。これらの信号は電子ビームと同期して水
平方向に掃引論理に変換され、各信号毎に１つの
ドツトが表示される。
組込まれたCRTデイスプレイの保守の問題は
多々ある。キヤラクタ・ゼネレータ、シフト・レ
ジスタおよび他の関連する構成要素は、高速のタ
イミング回路の故に、通常の読出し／書込み装置
によるシステムとしてのデバツギングが難しく、
16.9メガHz信号がこのタイミングを提供する。ま
た、不適正な水平掃引周波数は水平ビデオ信号回
路における水平方向発振器を損なうおそれがあ
る。
多々ある。キヤラクタ・ゼネレータ、シフト・レ
ジスタおよび他の関連する構成要素は、高速のタ
イミング回路の故に、通常の読出し／書込み装置
によるシステムとしてのデバツギングが難しく、
16.9メガHz信号がこのタイミングを提供する。ま
た、不適正な水平掃引周波数は水平ビデオ信号回
路における水平方向発振器を損なうおそれがあ
る。
従つて、本発明の目的は、適正な動作を検査す
るための改善された試験装置をCRTデイスプレ
イに提供することにある。
るための改善された試験装置をCRTデイスプレ
イに提供することにある。
本発明の別の目的は、CRTデイスプレイに対
しその試験および適正な動作の検査のための低コ
ストの装置を提供することにある。
しその試験および適正な動作の検査のための低コ
ストの装置を提供することにある。
本発明は、陰極線（CRT）デイスプレイ・サ
ブシステムの色々な論理素子の試験および検査の
ための手段を提供するものである。
ブシステムの色々な論理素子の試験および検査の
ための手段を提供するものである。
データ処理システムは、全て１つのシステム・
バスに対して一緒に接続されたアプリケーシヨ
ン・プログラムを実行する中央処理装置、周辺サ
ブシステムのサービスのためのＩ／Ｏマイクロプ
ロセツサ、主記憶装置、入出力メモリーおよび
CRTサブシステムを有する。
バスに対して一緒に接続されたアプリケーシヨ
ン・プログラムを実行する中央処理装置、周辺サ
ブシステムのサービスのためのＩ／Ｏマイクロプ
ロセツサ、主記憶装置、入出力メモリーおよび
CRTサブシステムを有する。
種々の同期信号VSYNC2＋00は、CRTサブシ
ステム・テストに対する基本タイミングを提供す
る。全てのテストの測定は、２つの連続する垂直
同期サイクルにわたつて行なわれる。最初の信号
VSYNC2＋00の発生は、カウントを開始するた
めＩ／Ｏマイクロプロセツサに割込みを行ない、
信号VSYNC2＋00の３回目の発生はカウントを
停止して適正な動作のためのある予め定めた範囲
内にカウントが該当することを検査するためＩ／
Ｏマイクロプロセツサに割込みを行なう。
ステム・テストに対する基本タイミングを提供す
る。全てのテストの測定は、２つの連続する垂直
同期サイクルにわたつて行なわれる。最初の信号
VSYNC2＋00の発生は、カウントを開始するた
めＩ／Ｏマイクロプロセツサに割込みを行ない、
信号VSYNC2＋00の３回目の発生はカウントを
停止して適正な動作のためのある予め定めた範囲
内にカウントが該当することを検査するためＩ／
Ｏマイクロプロセツサに割込みを行なう。
垂直同期のタイミングは、２つの垂直同期サイ
クルの間に生じるリフレツシユ・サイクル数をカ
ウントすることによつて最初に検査される。Ｉ／
Ｏマイクロプロセツサは、信号VSYNC2＋00に
より割込みが行なわれて、レジスタ信号
REFRSH＋00の選択のためマルチプレクサ
（MUX）に対して与えられる多くの制御信号を
生成する。このMUXの出力は、受取られるリフ
レツシユ・サイクル数のカウントを記憶するカウ
ンタに対して与えられる。出力信号TCNTR0＋
00は、カウンタが128個のリフレツシユ・サイク
ル信号を受取つた後に論理値１になり、またカウ
ンタが256個のリフレツシユ・サイクル信号の後
に論理値０にリセツトする。
クルの間に生じるリフレツシユ・サイクル数をカ
ウントすることによつて最初に検査される。Ｉ／
Ｏマイクロプロセツサは、信号VSYNC2＋00に
より割込みが行なわれて、レジスタ信号
REFRSH＋00の選択のためマルチプレクサ
（MUX）に対して与えられる多くの制御信号を
生成する。このMUXの出力は、受取られるリフ
レツシユ・サイクル数のカウントを記憶するカウ
ンタに対して与えられる。出力信号TCNTR0＋
00は、カウンタが128個のリフレツシユ・サイク
ル信号を受取つた後に論理値１になり、またカウ
ンタが256個のリフレツシユ・サイクル信号の後
に論理値０にリセツトする。
Ｉ／Ｏマイクロプロセツサは、信号TCNTR0
＋00が論理値１から論理数値０へリセツトして
256個のリフレツシユ・サイクルが実行されたこ
とを表示する毎に、Ｉ／ORAMにおける１つの
アドレス場所を増進させる。
＋00が論理値１から論理数値０へリセツトして
256個のリフレツシユ・サイクルが実行されたこ
とを表示する毎に、Ｉ／ORAMにおける１つの
アドレス場所を増進させる。
Ｉ／Ｏマイクロプロセツサは、２番目の垂直同
期サイクルの終りにVSYNC2＋00によつて割込
みが行なわれ、リフレツシユ・サイクルのカウン
トを停止し、２つの垂直同期サイクルにおけるリ
フレツシユ・サイクル数を決定して受入れること
ができるある予め定めた範囲内にリフレツシユ・
サイクル数が妥当することを検査するフアームウ
エア・ルーチンに対する分岐を行なう。925と
1140の間のリフレツシユ・サイクルのカウント
は、適正な垂直同期タイミングを表示する。
期サイクルの終りにVSYNC2＋00によつて割込
みが行なわれ、リフレツシユ・サイクルのカウン
トを停止し、２つの垂直同期サイクルにおけるリ
フレツシユ・サイクル数を決定して受入れること
ができるある予め定めた範囲内にリフレツシユ・
サイクル数が妥当することを検査するフアームウ
エア・ルーチンに対する分岐を行なう。925と
1140の間のリフレツシユ・サイクルのカウント
は、適正な垂直同期タイミングを表示する。
水平同期テストのため、Ｉ／Ｏマイクロプロセ
ツサは垂直同期信号の最初の発生によつて割込み
が行なわれて水平同期信号HSYNC1＋0Bの選択
のためマルチプレクサに対して加えられる制御信
号を生成する。水平同期信号の数は、２つの垂直
同期サイクルにわたつてカウントされる。596と
666の間のカウントは、適正な水平同期のタイミ
ングを表示する。
ツサは垂直同期信号の最初の発生によつて割込み
が行なわれて水平同期信号HSYNC1＋0Bの選択
のためマルチプレクサに対して加えられる制御信
号を生成する。水平同期信号の数は、２つの垂直
同期サイクルにわたつてカウントされる。596と
666の間のカウントは、適正な水平同期のタイミ
ングを表示する。
ビデオ出力ロジツクの検査のためには、多くの
データ・パターンがキヤラクタ・ゼネレータに対
してロードされる。データ・バツフアがキヤラク
タ・ゼネレータのアドレス情報をロードされて
CRTの表示管上に予め定めた文字パターンを表
示する。
データ・パターンがキヤラクタ・ゼネレータに対
してロードされる。データ・バツフアがキヤラク
タ・ゼネレータのアドレス情報をロードされて
CRTの表示管上に予め定めた文字パターンを表
示する。
最初の垂直同期信号は、Ｉ／Ｏマイクロプロセ
ツサの割込みを行なつてビデオ・データ信号
VIDEO3＋00の選択のためMUXに対する信号を
生成する。ビデオ・データ信号は、スクリーン上
に表示された足ドツトに対して循環する。２つの
垂直同期サイクルにわたるカウントは、予め定め
た数と比較される。
ツサの割込みを行なつてビデオ・データ信号
VIDEO3＋00の選択のためMUXに対する信号を
生成する。ビデオ・データ信号は、スクリーン上
に表示された足ドツトに対して循環する。２つの
垂直同期サイクルにわたるカウントは、予め定め
た数と比較される。
本発明の斬新な特徴については、特に頭書の特
許請求の範囲に記載されている。しかし、本発明
自体は、その構成および作用の双方について、図
面に関して以下の記述を照合すれば最もよく理解
することができよう。
許請求の範囲に記載されている。しかし、本発明
自体は、その構成および作用の双方について、図
面に関して以下の記述を照合すれば最もよく理解
することができよう。
第１図は、アプリケーシヨン・プロセツサとし
てのフアームウエアが制御する中央処理装置
（CPU）２と、入出力プロセツサとしてのマイク
ロプロセツサ４とを含むデータ処理システム１の
全体図である。
てのフアームウエアが制御する中央処理装置
（CPU）２と、入出力プロセツサとしてのマイク
ロプロセツサ４とを含むデータ処理システム１の
全体図である。
システムのアプリケーシヨンは、64K−16ビツ
ト・ワードのダイナミツク手記憶装置６に格納さ
れたソフトウエア・プログラムを実行するCPU2
によつて実施される。ソフトウエアの命令を実行
するためCPU2により用いられるマイクロプログ
ラムは、4K×48ビツト・ワードの読出し専用メ
モリー８に格納される。
ト・ワードのダイナミツク手記憶装置６に格納さ
れたソフトウエア・プログラムを実行するCPU2
によつて実施される。ソフトウエアの命令を実行
するためCPU2により用いられるマイクロプログ
ラムは、4K×48ビツト・ワードの読出し専用メ
モリー８に格納される。
マイクロプロセツサ４と関連しているのは、
8K×８ビツト・ワードの読出し専用メモリー
（ROM）４−２と、32K×８ビツト・ワードのダ
イナミツクランダム・アクセス・メモリー
（RAM）４−６である。ROM4−２は、データ
処理システム１の始動および初期化のため必要な
フアームウエア・ルーチンを格納している。
RAM4−６は、テーブル、通信制御プログラム
および汎用非同期送受信制御装置（UART）４
４をエミユレートするためのフアームウエア、
UART３４によるキーボード３４−２、フロツ
ピー・デイスク制御装置（FDC）３８によるフ
ロツピー・デイスク、UART４６によるプリン
タ４０−２および陰極線管制御装置（CRTC）２
０の夫々の制御のためのフアームウエアを格納し
ている。RAM４−６はまた、多数のアドレス場
所、即ち相互に通信するためCPU２およびマイ
クロプロセツサ４により使用される「メールボツ
クス」を含んでいる。
8K×８ビツト・ワードの読出し専用メモリー
（ROM）４−２と、32K×８ビツト・ワードのダ
イナミツクランダム・アクセス・メモリー
（RAM）４−６である。ROM4−２は、データ
処理システム１の始動および初期化のため必要な
フアームウエア・ルーチンを格納している。
RAM4−６は、テーブル、通信制御プログラム
および汎用非同期送受信制御装置（UART）４
４をエミユレートするためのフアームウエア、
UART３４によるキーボード３４−２、フロツ
ピー・デイスク制御装置（FDC）３８によるフ
ロツピー・デイスク、UART４６によるプリン
タ４０−２および陰極線管制御装置（CRTC）２
０の夫々の制御のためのフアームウエアを格納し
ている。RAM４−６はまた、多数のアドレス場
所、即ち相互に通信するためCPU２およびマイ
クロプロセツサ４により使用される「メールボツ
クス」を含んでいる。
CPU２および主記憶装置６は、バス交換レジ
スタ１８に対して接続される16ビツトのデータ・
バス１６にわたつてその間にデータを転送する。
また、バス交換レジスタ１８に対しては、８ビツ
トのデータ・バス１４が接続されている。バス交
換レジスタ１８は、２つの８ビツト・バイトとし
てデータ・バス１４上に転送するためデータ・バ
ス１６から16ビツトのデータを受取り、またデー
タ・バス１６上に転送するためデータ・バス１４
から８ビツト・バイト受取る。マイクロプロセツ
サ４、RAM４−６、CRTC２０、UART３４，
４４，４６およびFDC３８は全て一緒にデー
タ・バス１４に対して接続されている。
スタ１８に対して接続される16ビツトのデータ・
バス１６にわたつてその間にデータを転送する。
また、バス交換レジスタ１８に対しては、８ビツ
トのデータ・バス１４が接続されている。バス交
換レジスタ１８は、２つの８ビツト・バイトとし
てデータ・バス１４上に転送するためデータ・バ
ス１６から16ビツトのデータを受取り、またデー
タ・バス１６上に転送するためデータ・バス１４
から８ビツト・バイト受取る。マイクロプロセツ
サ４、RAM４−６、CRTC２０、UART３４，
４４，４６およびFDC３８は全て一緒にデー
タ・バス１４に対して接続されている。
また、このデータ・バス１４に対しては、デイ
スク装置５２−２の制御のための周辺インターフ
エース・アダプタ５２と、非同期ポート４８を介
してデータ文字を送受するための非同期回線
UART４４と、CRT２０−１０上の表示のため
の文字を格納する2K×８ビツト・ワードのラン
ダム・アクセス・メモリ（RAM）２０−４と、
属性文字を格納するための８ビツト・ワードの属
性ランダム・アクセス・メモリー（RAM）２０
−６が接続されている。属性文字は、一般に文字
もしくは文字フイールドに下線を引くか、ある選
択された文字または文字フイールドを点滅させる
か、または比較的明るく表示させる如きCRT２
０−１０の表示機能のため使用される。RAM２
０−４に格納された文字コードは、CRT２０−
１０の表面上に文字を表示するデータのラスタ線
を表わすコードを生成する4K×８ビツト・ワー
ドのキヤラクタ・ゼネレータのランダム・アクセ
ス・メモリー（RAM）２０−２に対して与えら
れる。ビデオ信号保持ロジツク２０−８は、
CRT２０、キヤラクタ・ゼネレータRAM２０−
２およびCRT２０−１０の表面上に文字列を生
成するための属性RAM２０−６に対して接続さ
れている。
スク装置５２−２の制御のための周辺インターフ
エース・アダプタ５２と、非同期ポート４８を介
してデータ文字を送受するための非同期回線
UART４４と、CRT２０−１０上の表示のため
の文字を格納する2K×８ビツト・ワードのラン
ダム・アクセス・メモリ（RAM）２０−４と、
属性文字を格納するための８ビツト・ワードの属
性ランダム・アクセス・メモリー（RAM）２０
−６が接続されている。属性文字は、一般に文字
もしくは文字フイールドに下線を引くか、ある選
択された文字または文字フイールドを点滅させる
か、または比較的明るく表示させる如きCRT２
０−１０の表示機能のため使用される。RAM２
０−４に格納された文字コードは、CRT２０−
１０の表面上に文字を表示するデータのラスタ線
を表わすコードを生成する4K×８ビツト・ワー
ドのキヤラクタ・ゼネレータのランダム・アクセ
ス・メモリー（RAM）２０−２に対して与えら
れる。ビデオ信号保持ロジツク２０−８は、
CRT２０、キヤラクタ・ゼネレータRAM２０−
２およびCRT２０−１０の表面上に文字列を生
成するための属性RAM２０−６に対して接続さ
れている。
FDC３８は、典型的には、米国マサチユーセ
ツツ州01760、ナチツク市ナチツク・エクゼキユ
ーチブ・パーク１のNEC Electronics USA社の
マイクロコンピユータ事業部発行のNEC1982年
カタログに記載されたNECμPD765単／倍密度フ
ロツピー・デイスク制御装置である。
ツツ州01760、ナチツク市ナチツク・エクゼキユ
ーチブ・パーク１のNEC Electronics USA社の
マイクロコンピユータ事業部発行のNEC1982年
カタログに記載されたNECμPD765単／倍密度フ
ロツピー・デイスク制御装置である。
マイクロプロセツサ４は、典型的には、
Motorola社のMC68B09型８ビツトのマイクロ
処理装置である。PIA52は、典型的には
Motorola社のMC68B21型周辺インターフエー
ス・アダプタである。CRTC２０は典型的には、
Motorola社のMC68B45型コントローラである。
処理装置である。PIA52は、典型的には
Motorola社のMC68B21型周辺インターフエー
ス・アダプタである。CRTC２０は典型的には、
Motorola社のMC68B45型コントローラである。
マイクロプロセツサ４、PIA５２およびCRTC
２０は、米国テキサス州78721、オースチン市ブ
ルースタイン通り3501のMotorola
Semiconductor Products社の1981年版権の「モ
トローラ社マイクロプロセツサ・データ・マニア
ル」に記載されている。
２０は、米国テキサス州78721、オースチン市ブ
ルースタイン通り3501のMotorola
Semiconductor Products社の1981年版権の「モ
トローラ社マイクロプロセツサ・データ・マニア
ル」に記載されている。
UART３４，４４および４６は、典型的には
米国カルフオルニア州94086、サニーグイル市イ
ースト・アークス・アベニユー811のSigentics社
の1982版権の「シグネチツクス社MOSマイクロ
プロセツサ・データ・マニユアル」に記載された
Signetics2661型汎用非同期送受信コントローラ
である。
米国カルフオルニア州94086、サニーグイル市イ
ースト・アークス・アベニユー811のSigentics社
の1982版権の「シグネチツクス社MOSマイクロ
プロセツサ・データ・マニユアル」に記載された
Signetics2661型汎用非同期送受信コントローラ
である。
第２図においては、自走発振器２００が、クロ
ツク信号DOTCLK＋00を生じるためドライバ２
０２に対して与えられる16.9メガHzの矩形波信号
「16.9MHz」を生成する。クロツク信号DOCTLK
＋00は、1.88MHz即ち531ナノ秒／サイクルの周
波数でクロツク信号CCLK01＋00およびCCLK01
＋01を生じるレジスタ２０４に対して与えられ
る。
ツク信号DOTCLK＋00を生じるためドライバ２
０２に対して与えられる16.9メガHzの矩形波信号
「16.9MHz」を生成する。クロツク信号DOCTLK
＋00は、1.88MHz即ち531ナノ秒／サイクルの周
波数でクロツク信号CCLK01＋00およびCCLK01
＋01を生じるレジスタ２０４に対して与えられ
る。
クロツク信号CCLK01＋01は、クロツク信号
CCLK01＋01の99サイクル毎に１つの水平同期信
号HSYNC1＋0Bを生じるCRTC２０に対して与
えられる。CRTC２０は、317個の水平同期信号
HSYNC1＋OB毎に１つの垂直同期信号
VSYNC2＋00を生じる。
CCLK01＋01の99サイクル毎に１つの水平同期信
号HSYNC1＋0Bを生じるCRTC２０に対して与
えられる。CRTC２０は、317個の水平同期信号
HSYNC1＋OB毎に１つの垂直同期信号
VSYNC2＋00を生じる。
レジスタ２０４から出力クロツク信号は、クロ
ツク信号DOTCLK＋00の４サイクルに対して論
理値１となり、クロツク信号DOTCLK＋00の４
サイクルに対しては論理値０となる。
ツク信号DOTCLK＋00の４サイクルに対して論
理値１となり、クロツク信号DOTCLK＋00の４
サイクルに対しては論理値０となる。
信号CCLKPR＋00は、クロツク信号CCLK03
＋00またはCCLK04＋00が論理値１となるまで、
信号CCLK00＋00を論理値１に強制する論理値で
ある。次に、信号DOTCLK＋00の次の立上りに
おいては、信号CCLK00＋00は論理値０に強制さ
れる。クロツク信号CCLK00＋00は信号
DOTCLK＋00の最初のの立上りと同時に立上
り、クロツク信号CCLK01＋00は信号DOTCLK
＋00の２番目の立上りと同時に立上り、クロツク
信号CCLK02＋00は信号DOTCLK＋00の３番目
の立上りと同時に立上り、クロツク信号、
CCLK03＋00は信号DOTCLK＋00の４番目の立
上りと同時に立上つて、信号CCLK00＋00を信号
DOTCLK＋00の５番目の立上りと同時に立下る
ことに注目されたい。信号CCLK00＋00は、信号
CCLK04＋00が論理値０である時、信号
DOTCLK＋00の10番目の立上りと同時に立上る
ことになる。
＋00またはCCLK04＋00が論理値１となるまで、
信号CCLK00＋00を論理値１に強制する論理値で
ある。次に、信号DOTCLK＋00の次の立上りに
おいては、信号CCLK00＋00は論理値０に強制さ
れる。クロツク信号CCLK00＋00は信号
DOTCLK＋00の最初のの立上りと同時に立上
り、クロツク信号CCLK01＋00は信号DOTCLK
＋00の２番目の立上りと同時に立上り、クロツク
信号CCLK02＋00は信号DOTCLK＋00の３番目
の立上りと同時に立上り、クロツク信号、
CCLK03＋00は信号DOTCLK＋00の４番目の立
上りと同時に立上つて、信号CCLK00＋00を信号
DOTCLK＋00の５番目の立上りと同時に立下る
ことに注目されたい。信号CCLK00＋00は、信号
CCLK04＋00が論理値０である時、信号
DOTCLK＋00の10番目の立上りと同時に立上る
ことになる。
CRTC２０は、マルチプレクサ（MUX）２３
６および信号SBAD09−19−00を介してデータ
RAM２０−４に対して与えられる信号CRTA09
−19＋00を介して一連の連続するアドレスを生成
する。MUX２３６は、クロツク信号CCLK01＋
01が論理値１である時、入力ターミナル１に対し
て与えられる信号を選択する。出力データ信号
SBDAT07＋00は、クロツク信号CCLK01−10が
立上る（CCLK01＋01が立下る）時、次の半サイ
クルにおいてレジスタ２４４に格納される。
６および信号SBAD09−19−00を介してデータ
RAM２０−４に対して与えられる信号CRTA09
−19＋00を介して一連の連続するアドレスを生成
する。MUX２３６は、クロツク信号CCLK01＋
01が論理値１である時、入力ターミナル１に対し
て与えられる信号を選択する。出力データ信号
SBDAT07＋00は、クロツク信号CCLK01−10が
立上る（CCLK01＋01が立下る）時、次の半サイ
クルにおいてレジスタ２４４に格納される。
出力信号CCODE0−７＋00は、信号CCODE0
−７により指定される文字のキヤラクタ・ゼネレ
ータRAM２０−２におけるアドレス場所を選択
し、信号VIDD00−07＋00と同時にCRTC２０か
らのラスタ信号RASTR−４＋00により指定され
ビツトを出力する。信号VIDD07−00は、ビツ
ト・ストリームを生成するシフト・レジスタ２５
２に対して与えられ、信号VIDOUT＋00は指定
された文字位置に表示され、ラスタ線（水平方
向）が表示スクリーン上に現われる。
−７により指定される文字のキヤラクタ・ゼネレ
ータRAM２０−２におけるアドレス場所を選択
し、信号VIDD00−07＋00と同時にCRTC２０か
らのラスタ信号RASTR−４＋00により指定され
ビツトを出力する。信号VIDD07−00は、ビツ
ト・ストリームを生成するシフト・レジスタ２５
２に対して与えられ、信号VIDOUT＋00は指定
された文字位置に表示され、ラスタ線（水平方
向）が表示スクリーン上に現われる。
CRTC２０は、信号CCLK01−10、信号
DSPENA＋0A、クロツク信号CCLK01−10の次
の立上りと同時に信号DSPENA＋00、信号
DSPENA＋00、ANDゲート250および信号
DSPENA＋0Bの立上りと同時にレジスタ２４８
を介してNANDゲート２１６に対して与えられ
る表示可能信号DISPLY＋00を生成する。AND
ゲート２５０に対して与えられる空信号BLKLN
−10は、予め定めた文字位置毎にビデオ・スクリ
ーンを空ける。
DSPENA＋0A、クロツク信号CCLK01−10の次
の立上りと同時に信号DSPENA＋00、信号
DSPENA＋00、ANDゲート250および信号
DSPENA＋0Bの立上りと同時にレジスタ２４８
を介してNANDゲート２１６に対して与えられ
る表示可能信号DISPLY＋00を生成する。AND
ゲート２５０に対して与えられる空信号BLKLN
−10は、予め定めた文字位置毎にビデオ・スクリ
ーンを空ける。
信号VIDE01−00は、信号DOTCLK＋00の次
の立上りおよびそれ以降の立上りと同時にレジス
タ２１４に格納される。出力信号VIDE03＋00は
表示のためビデオ・スクリーンに対して与えられ
る。
の立上りおよびそれ以降の立上りと同時にレジス
タ２１４に格納される。出力信号VIDE03＋00は
表示のためビデオ・スクリーンに対して与えられ
る。
水平同期信号HSYNC1＋0BはANDゲート２
３２および信号HRSYNC＋13を介してビデオ信
号に対して加えられる。垂直同期信号VSYNC2
＋00はインバータ２５６、信号VSYNC1−10、
ANDゲート２３０および信号VTSYNC＋13を
介してビデオ信号に加えられる。信号SYENB＋
00はANDゲート２３０、２３２に対して加えら
れ、水平同期信号HRSYNC＋13および垂直同期
信号VSYNC＋13を抑制することによりテスト操
作中CRTに対する損傷を防止する。信号
SYENB＋00はレジスタ２３４の出力としせて生
成される。Ｉ／Ｏマイクロプロセツサ４は、デー
タ・バス信号UDATA＋UPおよびクロツク信号
L1LRG2−00を生成する。信号UDATA1＋UP
は、レジスタ２３４における格納のためデータ信
号DBUS01＋IOを生じるトランシーバ（XCVR）
２４２に対して加えられる。トランシーバは、デ
ータ・バス種々の部分を隔離する。
３２および信号HRSYNC＋13を介してビデオ信
号に対して加えられる。垂直同期信号VSYNC2
＋00はインバータ２５６、信号VSYNC1−10、
ANDゲート２３０および信号VTSYNC＋13を
介してビデオ信号に加えられる。信号SYENB＋
00はANDゲート２３０、２３２に対して加えら
れ、水平同期信号HRSYNC＋13および垂直同期
信号VSYNC＋13を抑制することによりテスト操
作中CRTに対する損傷を防止する。信号
SYENB＋00はレジスタ２３４の出力としせて生
成される。Ｉ／Ｏマイクロプロセツサ４は、デー
タ・バス信号UDATA＋UPおよびクロツク信号
L1LRG2−00を生成する。信号UDATA1＋UP
は、レジスタ２３４における格納のためデータ信
号DBUS01＋IOを生じるトランシーバ（XCVR）
２４２に対して加えられる。トランシーバは、デ
ータ・バス種々の部分を隔離する。
表示ビツト信号VIDE03＋00はMUX２１８の
入力ターミナル２に対して加えられ、水平同期信
号HSYNC1＋0BはMUX２１８の入力ターミナ
ル１に対して加えられる。MUX２１８は、信号
TCNTRE−00により可能化される。MUX２１
８の複数の入力ターミナルは、それぞれターミナ
ル１，２および４の選択のため加えられる信号
TCNTS1＋00、TCNTS2＋00およびTCNTS4＋
00により選択される。
入力ターミナル２に対して加えられ、水平同期信
号HSYNC1＋0BはMUX２１８の入力ターミナ
ル１に対して加えられる。MUX２１８は、信号
TCNTRE−00により可能化される。MUX２１
８の複数の入力ターミナルは、それぞれターミナ
ル１，２および４の選択のため加えられる信号
TCNTS1＋00、TCNTS2＋00およびTCNTS4＋
00により選択される。
信号TCNTRE＋00、TCNTS1＋00、TCNT2
＋00およびTCNTS4＋00は、それぞれXCVR２
４２およびクロツク信号L2LRG2−00の立上りと
同時にレジスタ２１０に格納された信号
UDATA2，５−７＋UPからデータ信号DBUS02
＋IO、DBUS05＋IO、DBUS06＋IOおよび
DBUS07＋IOを介してＩ／Ｏマイクロプロセツ
サ４によつて生成される。
＋00およびTCNTS4＋00は、それぞれXCVR２
４２およびクロツク信号L2LRG2−00の立上りと
同時にレジスタ２１０に格納された信号
UDATA2，５−７＋UPからデータ信号DBUS02
＋IO、DBUS05＋IO、DBUS06＋IOおよび
DBUS07＋IOを介してＩ／Ｏマイクロプロセツ
サ４によつて生成される。
MUX２１８から出力信号TCNTR1＋00はカ
ウンタ２００に対して加えられる。出力信号
TCNTR0＋00は、信号TCNTR1＋00が128回負
になつた時論理値１に強制される。
ウンタ２００に対して加えられる。出力信号
TCNTR0＋00は、信号TCNTR1＋00が128回負
になつた時論理値１に強制される。
信号TCNTR０＋００は信号L1USCS００の立
上りと同時にレジスタ２４０に格納され、信号
DBU0６＋IO、XCVR２４２および信号
UDATA６＋UPを介して信号Ｌ１LRG５−００
によりＩ／Ｏマイクロプロセツサ４に対して加え
られる。
上りと同時にレジスタ２４０に格納され、信号
DBU0６＋IO、XCVR２４２および信号
UDATA６＋UPを介して信号Ｌ１LRG５−００
によりＩ／Ｏマイクロプロセツサ４に対して加え
られる。
垂直同期信号VSYN２＋００は、フリツプ・
フロツプ２２２、信号VSYNC１−１１、レジス
タ２２４、割込み信号TIMINT−００、PIA５
２および信号UPRNMI−００を介してＩ／Ｏマ
イクロプロセツサ４に割込みを行なう。レジスタ
２２４はインバータ２２６からの信号UPRNMI
＋１０によつて使用可能状態となる。キヤラク
タ・ゼネレータRAM２０−２は、Ｉ／Ｏマイク
ロプロセツサ４によりテスタ・パターンがロード
される。Ｉ／Ｏマイクロプロセツサ４のアドレス
信号ABUB０９−１９＋００はMUX２３６の入
力ターミナル０に対して加えられる。出力信号
SBAP９０−１９−００は属性RAM２０−６に
おけるアドレス場所を選択する。Ｉ／Ｏマイクロ
プロセツサ４からのデータ信号UDATA０−７
＋UPは、XCVR２５８および信号DBUS００−
０７＋ATを介してRAM２０−６に対して加え
られる。出号信号SBATT０−７＋００は、クロ
ツク信号CCLK０１−１０の立上りと同時にレジ
スタ２５４に格納される。レジスタ２５４は、信
号CGENLD−１０によるキヤラクタ・ゼネレー
タRAM２０−２のロード操作の間使用可能状態
となる。信号CGEN００−０７＋LDは、信号
CCODE−７＋００及びRASTR１−４＋００に
より指定されるアドレス場所においてキヤラク
タ・ゼネレータRAM２０−２に格納される。
フロツプ２２２、信号VSYNC１−１１、レジス
タ２２４、割込み信号TIMINT−００、PIA５
２および信号UPRNMI−００を介してＩ／Ｏマ
イクロプロセツサ４に割込みを行なう。レジスタ
２２４はインバータ２２６からの信号UPRNMI
＋１０によつて使用可能状態となる。キヤラク
タ・ゼネレータRAM２０−２は、Ｉ／Ｏマイク
ロプロセツサ４によりテスタ・パターンがロード
される。Ｉ／Ｏマイクロプロセツサ４のアドレス
信号ABUB０９−１９＋００はMUX２３６の入
力ターミナル０に対して加えられる。出力信号
SBAP９０−１９−００は属性RAM２０−６に
おけるアドレス場所を選択する。Ｉ／Ｏマイクロ
プロセツサ４からのデータ信号UDATA０−７
＋UPは、XCVR２５８および信号DBUS００−
０７＋ATを介してRAM２０−６に対して加え
られる。出号信号SBATT０−７＋００は、クロ
ツク信号CCLK０１−１０の立上りと同時にレジ
スタ２５４に格納される。レジスタ２５４は、信
号CGENLD−１０によるキヤラクタ・ゼネレー
タRAM２０−２のロード操作の間使用可能状態
となる。信号CGEN００−０７＋LDは、信号
CCODE−７＋００及びRASTR１−４＋００に
より指定されるアドレス場所においてキヤラク
タ・ゼネレータRAM２０−２に格納される。
テスト用具としてキヤラクタ・ゼネレータ
RAM２０−２の用途については、参考のため本
文に引用される米国特許出願第 号
「ビデオ・サブシステムを介するデイスケツト・
サブシステムの故障状態の隔離」において記載さ
れている。
RAM２０−２の用途については、参考のため本
文に引用される米国特許出願第 号
「ビデオ・サブシステムを介するデイスケツト・
サブシステムの故障状態の隔離」において記載さ
れている。
下記は、デコーダ２２８を介する試験および検
査操作の間Ｉ／Ｏマイクロプロセツサ４により生
成される信号に対する論理式である。即ち、 L1LRG5−00＝（18＋00）（17＋00）
（−1） （16＋00）（ABUS15＋00）
（14＋00） L1USCS−00＝（ABUS17＋00）（＋00）（
−1） （16＋00）（ABUS15＋00）
（14＋00） （IOSTRB−00） L1LRG2−00＝（18＋00）（−1
）（17＋00） （16＋00）（ABUS15＋00）
（14＋00） （23−00） L2LRG2−00＝（18＋00）（−1
）（17＋00） （ABUS16＋00）（ABUS15＋00）（
14＋00） （TIME23−00） TCNTRC＋10＝（UBUSRD−00）（＋00）（
−02） （07＋）（DBUS06＋IO
）（DBUS05＋IO） STRBEN−02＝（ABUS18＋00）（−1）
（17＋00） （ABUS16＋00）（15＋00）
（14＋00） LOENBL−00＝（ABUS05＋00）（ABUS06＋00→ABUS12＋
00） （＋00）（（L6BSCY＋
00）＋（2−00）） （−00） VIDINT−0R＝（UBUSRD−00）（＋00）（
−02） （DBUS07＋IO）（06＋
）（05＋） 信号IOENBL−１Ａは、これが入出力データ
転送操作ではないことを表わす。
査操作の間Ｉ／Ｏマイクロプロセツサ４により生
成される信号に対する論理式である。即ち、 L1LRG5−00＝（18＋00）（17＋00）
（−1） （16＋00）（ABUS15＋00）
（14＋00） L1USCS−00＝（ABUS17＋00）（＋00）（
−1） （16＋00）（ABUS15＋00）
（14＋00） （IOSTRB−00） L1LRG2−00＝（18＋00）（−1
）（17＋00） （16＋00）（ABUS15＋00）
（14＋00） （23−00） L2LRG2−00＝（18＋00）（−1
）（17＋00） （ABUS16＋00）（ABUS15＋00）（
14＋00） （TIME23−00） TCNTRC＋10＝（UBUSRD−00）（＋00）（
−02） （07＋）（DBUS06＋IO
）（DBUS05＋IO） STRBEN−02＝（ABUS18＋00）（−1）
（17＋00） （ABUS16＋00）（15＋00）
（14＋00） LOENBL−00＝（ABUS05＋00）（ABUS06＋00→ABUS12＋
00） （＋00）（（L6BSCY＋
00）＋（2−00）） （−00） VIDINT−0R＝（UBUSRD−00）（＋00）（
−02） （DBUS07＋IO）（06＋
）（05＋） 信号IOENBL−１Ａは、これが入出力データ
転送操作ではないことを表わす。
信号Ｌ６BSCY＋００は、CPU２バスサイク
ルを表わす。
ルを表わす。
信号Ｕ２MEN−００は、これが主記憶装置６
に対するＩ／Ｏマイクロプロセツサ４の転送では
ないことを表わす。
に対するＩ／Ｏマイクロプロセツサ４の転送では
ないことを表わす。
クロツク信号TIME２３−００はOSC２００に
対して出力信号L1LRG２−００およびＬ２LRG
２−００を調節する。
対して出力信号L1LRG２−００およびＬ２LRG
２−００を調節する。
信号TIME２３−００から生成されたクロツク
信号IOSTRB−００はOSC２００に対して信号
Ｌ１USC−００を調節する。
信号IOSTRB−００はOSC２００に対して信号
Ｌ１USC−００を調節する。
信号UBUSRD−００は、Ｉ／Ｏマイクロプロ
セツサ４の読出し操作を表わす。
セツサ４の読出し操作を表わす。
信号UOFFBS−００は、CPU２が操作を制御
することを表わす。
することを表わす。
信号STRBEN−０２は、Ｉ／Ｏマイクロプロ
セツサ４からのアドレス信号を使用可能状態にさ
せてＩ／Ｏマイクロプロセツサ４からのデータ・
バス信号を使用可能状態にする。
セツサ４からのアドレス信号を使用可能状態にさ
せてＩ／Ｏマイクロプロセツサ４からのデータ・
バス信号を使用可能状態にする。
第３図においては、垂直同期試験が、参考のた
め本文に引用された係属中の関連する米国特許出
願第510711号「ダイナミツクMOSメモリーのリ
フレツシユ・ロジツクの試験および検査のための
装置およびその方法」に記載されたリフレツシユ
試験が成功裏に完了したことを前提とする。
め本文に引用された係属中の関連する米国特許出
願第510711号「ダイナミツクMOSメモリーのリ
フレツシユ・ロジツクの試験および検査のための
装置およびその方法」に記載されたリフレツシユ
試験が成功裏に完了したことを前提とする。
各リフレツシユ・サイクルは32μ秒を要する。
リフレツシユ信号REFRSH＋00はMUX２１８
の入力ターミナル７に対して加えられる。このた
め、信号TCNTR１＋００を32μ秒毎に立下らせ
て、これによりカウンタ２２０を増進させる。
リフレツシユ信号REFRSH＋00はMUX２１８
の入力ターミナル７に対して加えられる。このた
め、信号TCNTR１＋００を32μ秒毎に立下らせ
て、これによりカウンタ２２０を増進させる。
各垂直同期信号VSYNC２＋００は、フリツ
プ・フロツプ２２２、信号VSYNC１−１１、レ
ジスタ２２４、信号TIMINT−００、PIA５２
および割込み信号UPRNMI−００を介してＩ／
Ｏマイクロプロセツサ４に割込みを行なう。
プ・フロツプ２２２、信号VSYNC１−１１、レ
ジスタ２２４、信号TIMINT−００、PIA５２
および割込み信号UPRNMI−００を介してＩ／
Ｏマイクロプロセツサ４に割込みを行なう。
Ｉ／Ｏマイクロプロセツサ４は、垂直同期信号
により４回割込みが行なわれた時、第１と第３の
垂直同期信号間のリフレツシユ信号操作の回数の
カウントの読出しを行なう。適正な同期タイミン
グの場合には、カウント９２５乃至１１９０の間
にある。
により４回割込みが行なわれた時、第１と第３の
垂直同期信号間のリフレツシユ信号操作の回数の
カウントの読出しを行なう。適正な同期タイミン
グの場合には、カウント９２５乃至１１９０の間
にある。
連続する垂直同期パルス間の時間は、２つの連
続する同期パルスに対して16.66ミリ秒または
33.32ミリ秒となる。各リフレツシユ・サイクル
は32μ秒を要する。従つて、通常のカウントは、
32.23×10-3を32×10-6で除したもの即ち１０３
９である。この範囲は、種々のＩ／Ｏマイクロプ
ロセツサ４の割込みサイクルの時間における差異
を許容する。
続する同期パルスに対して16.66ミリ秒または
33.32ミリ秒となる。各リフレツシユ・サイクル
は32μ秒を要する。従つて、通常のカウントは、
32.23×10-3を32×10-6で除したもの即ち１０３
９である。この範囲は、種々のＩ／Ｏマイクロプ
ロセツサ４の割込みサイクルの時間における差異
を許容する。
多くの試験がハードウエアとフアームウエアの
組合せによつて行なわれた。第３図に示される最
初の試験は、２つの垂直同期サイクルの間に生じ
るマイクロプロセツサ４のリフレツシユ・サイク
ルの回数をカウントすることにより垂直同期サイ
クルVSYNC２＋００の連続する発生間の時間を
検査するものである。１つの垂直同期サイクル
は、垂直同期信号VSYNC２＋００の連続する発
生間の時間である。
組合せによつて行なわれた。第３図に示される最
初の試験は、２つの垂直同期サイクルの間に生じ
るマイクロプロセツサ４のリフレツシユ・サイク
ルの回数をカウントすることにより垂直同期サイ
クルVSYNC２＋００の連続する発生間の時間を
検査するものである。１つの垂直同期サイクル
は、垂直同期信号VSYNC２＋００の連続する発
生間の時間である。
第４図に示される如き２番目の試験は、２つの
垂直同期サイクルの間の水平同期信号HSYNC１
＋０Ｂの発生をカウントすることにより水平同期
タイミングを検査するものである。
垂直同期サイクルの間の水平同期信号HSYNC１
＋０Ｂの発生をカウントすることにより水平同期
タイミングを検査するものである。
第５図に示される如き３番目の試験は、２つの
垂直同期サイクルの間の信号VIDE０３＋００の
発生をカウントすることによりCRT２０−１０
の表面上に示されるビツト数を検査するものであ
る。
垂直同期サイクルの間の信号VIDE０３＋００の
発生をカウントすることによりCRT２０−１０
の表面上に示されるビツト数を検査するものであ
る。
第３図、第４図および第５図においては、ブロ
ツク３００，４００および５００において、Ｉ／
Ｏマイクロプロセツサ４が60Hzの動作のため
CRTO２０をセツトアツプする。即ち、システ
ム全体に対する基本電源は60Hzである。この60Hz
の入力タイミングはCRTC２０の条件付けを行な
い、16.66μ秒毎にCRT２０−１０の表面を掃引
するようにラスタ線を生じるため、水平同期タイ
ミングを生じる。
ツク３００，４００および５００において、Ｉ／
Ｏマイクロプロセツサ４が60Hzの動作のため
CRTO２０をセツトアツプする。即ち、システ
ム全体に対する基本電源は60Hzである。この60Hz
の入力タイミングはCRTC２０の条件付けを行な
い、16.66μ秒毎にCRT２０−１０の表面を掃引
するようにラスタ線を生じるため、水平同期タイ
ミングを生じる。
本システムはブロツク３０２においてループ状
態となり、Ｉ／Ｏマイクロプロセツサ４の割込み
のため垂直同期信号VSYNC２＋００を待機す
る。Ｉ／Ｏマイクロプロセツサ４はブロツク３０
４において示されるように割込みが行なわれる
と、信号TCNTRE−００、TCNTS１＋００、
TCNTS２＋００およびTCNTS４＋００を生成
してMUX２１８を使用可能状態にしかつ入力タ
ーミナル７を選択することによりフレツシユ信号
REFRSH＋００をカウンタ２２０に対して接続
する。
態となり、Ｉ／Ｏマイクロプロセツサ４の割込み
のため垂直同期信号VSYNC２＋００を待機す
る。Ｉ／Ｏマイクロプロセツサ４はブロツク３０
４において示されるように割込みが行なわれる
と、信号TCNTRE−００、TCNTS１＋００、
TCNTS２＋００およびTCNTS４＋００を生成
してMUX２１８を使用可能状態にしかつ入力タ
ーミナル７を選択することによりフレツシユ信号
REFRSH＋００をカウンタ２２０に対して接続
する。
ブロツク３０６において、Ｉ／Ｏマイクロプロ
セツサ４がＩ／Ｏ RAM４−６におけるアドレ
ス場所の数を２進数０にクリアする。これらの場
所は、RECNT１、RECNT２およびVCNTの如
きフアームウエアによつて識別される。RECNT
１はカウンタ２２０により受取られる256個の信
号の各々に対して１のカウントを格納する。
RECNT２は２番目の垂直同期サイクルの後に信
号TCNTR０＋００の状態を変化させるため必要
なサイクル数のカウントを格納し、VCNTは受
取られた垂直同期信号VSYNC２＋００の数をカ
ウントする。
セツサ４がＩ／Ｏ RAM４−６におけるアドレ
ス場所の数を２進数０にクリアする。これらの場
所は、RECNT１、RECNT２およびVCNTの如
きフアームウエアによつて識別される。RECNT
１はカウンタ２２０により受取られる256個の信
号の各々に対して１のカウントを格納する。
RECNT２は２番目の垂直同期サイクルの後に信
号TCNTR０＋００の状態を変化させるため必要
なサイクル数のカウントを格納し、VCNTは受
取られた垂直同期信号VSYNC２＋００の数をカ
ウントする。
ブロツク３０８においては、Ｉ／Ｏマイクロプ
ロセツサ４が信号TCNTRC＋１０を生成するこ
とによりカウント２２０をリセツトし、ブロツク
３１０においては、Ｉ／Ｏマイクロプロセツサ４
がカウント２２０の出力信号TCNTR０＋００を
試験する。
ロセツサ４が信号TCNTRC＋１０を生成するこ
とによりカウント２２０をリセツトし、ブロツク
３１０においては、Ｉ／Ｏマイクロプロセツサ４
がカウント２２０の出力信号TCNTR０＋００を
試験する。
もし判断ブロツク３１２において、Ｉ／Ｏマイ
クロプロセツサ４が２進数０を見出すならば、フ
アームウエアはリフレツシユ・サイクルのカウン
トを保持する。判断ブロツク３１２の試験により
信号TCNTR０＋００が論理値１にあることを示
すならば、フアームウエアは判断ブロツク３１４
に分岐してここで信号TCNTR０＋００が論理値
０となるまで待機する。フアームウエアは１２８
のリフレツシユ・サイクルに対して判断ブロツク
３１２において循環状態となり、別の128個のリ
フレツシユ・サイクルに対して判断ブロツク３１
４で循環状態となる。
クロプロセツサ４が２進数０を見出すならば、フ
アームウエアはリフレツシユ・サイクルのカウン
トを保持する。判断ブロツク３１２の試験により
信号TCNTR０＋００が論理値１にあることを示
すならば、フアームウエアは判断ブロツク３１４
に分岐してここで信号TCNTR０＋００が論理値
０となるまで待機する。フアームウエアは１２８
のリフレツシユ・サイクルに対して判断ブロツク
３１２において循環状態となり、別の128個のリ
フレツシユ・サイクルに対して判断ブロツク３１
４で循環状態となる。
ブロツク３１５においては、RECNT１の内容
が２進数１だけ増進されて256個のリフレツシ
ユ・サイクルを表示する。
が２進数１だけ増進されて256個のリフレツシ
ユ・サイクルを表示する。
第４図の水平同期試験は、いくつかの例外を除
いて同様に方法で動作する。ブロツク４０１にお
いては、論理値０の信号SYENB＋００がそれぞ
れANDゲート２３０および２３２からの信号
VSYNC＋１３およびHRSYNC＋１３の生成を
阻止し、これによりビデオ信号保持ロジツク２０
−８における水平同期回路を保護する。
いて同様に方法で動作する。ブロツク４０１にお
いては、論理値０の信号SYENB＋００がそれぞ
れANDゲート２３０および２３２からの信号
VSYNC＋１３およびHRSYNC＋１３の生成を
阻止し、これによりビデオ信号保持ロジツク２０
−８における水平同期回路を保護する。
ブロツク４０４においては、信号TCNTRE−
００、TCNTS１＋００、TCNTS２＋００およ
びTCNTS４＋００がMUX２１８の入力ターミ
ナル１を選択し、これにより水平同期信号
HSYNC１＋０Ｂをカウンタ２２０に対して接続
する。
００、TCNTS１＋００、TCNTS２＋００およ
びTCNTS４＋００がMUX２１８の入力ターミ
ナル１を選択し、これにより水平同期信号
HSYNC１＋０Ｂをカウンタ２２０に対して接続
する。
ブロツク４０２乃至４１６は、それぞれそれら
の対をなすブロツク３０２乃至３１６と同じ機能
を行なう。
の対をなすブロツク３０２乃至３１６と同じ機能
を行なう。
第５図のビデオ・データ出力試験は、ブロツク
５０１において、キヤラクタ・ゼネレータRAM
２０−２に予め定めた数のアドレスにおける種々
のビツト・パターンをロードする。これらビツ
ト・パターンの組合せは、種々の試験「Ｘ」、「Ｘ
＋１」、「Ｘ＋２」等に対して選択される。
５０１において、キヤラクタ・ゼネレータRAM
２０−２に予め定めた数のアドレスにおける種々
のビツト・パターンをロードする。これらビツ
ト・パターンの組合せは、種々の試験「Ｘ」、「Ｘ
＋１」、「Ｘ＋２」等に対して選択される。
ブロツク５０１ＡにおけるＩ／Ｏマイクロプロ
セツサ４は、キヤラクタ・ゼネレータRAM２０
−２に対して与えられて信号VIDE０３＋００の
間特定のビツト・ストリームを生成するアドレス
をロードする。
セツサ４は、キヤラクタ・ゼネレータRAM２０
−２に対して与えられて信号VIDE０３＋００の
間特定のビツト・ストリームを生成するアドレス
をロードする。
ブロツク５０１Ｂにおいては、Ｉ／Ｏマイクロ
プロセツサ４が論理値０の信号SYENB＋００を
生成して垂直および水平の同期信号VSYNC＋１
３およびHRSYNC＋１３をブロツクする。
プロセツサ４が論理値０の信号SYENB＋００を
生成して垂直および水平の同期信号VSYNC＋１
３およびHRSYNC＋１３をブロツクする。
ブロツク５０４においては、信号TCNTRE−
００、TCNTS１＋００、TCNTS２＋００およ
びTCNT４＋００は次の２１８の入力ターミナ
ル２を選択して信号VIDE０３＋００をカウンタ
２００に対して接続する。
００、TCNTS１＋００、TCNTS２＋００およ
びTCNT４＋００は次の２１８の入力ターミナ
ル２を選択して信号VIDE０３＋００をカウンタ
２００に対して接続する。
ブロツク５０２乃至５１６は、第３図および第
４図におけるそれらの対応するものと同じ機能を
行なう。
４図におけるそれらの対応するものと同じ機能を
行なう。
第６図は、フリツプ・フロツプ２２２、レジス
タ２２４およびPIA５２を介して垂直同期信号
VSYNC２＋００により割込みが行なわれる時、
Ｉ／Ｏマイクロプロセツサ４によつて生成される
フアームウエア・ルーチンのブロツク図を示して
いる。
タ２２４およびPIA５２を介して垂直同期信号
VSYNC２＋００により割込みが行なわれる時、
Ｉ／Ｏマイクロプロセツサ４によつて生成される
フアームウエア・ルーチンのブロツク図を示して
いる。
ブロツク６００はVCNTの内容を２進数１だ
け増進する。
け増進する。
判断ブロツク６０２は、これが第１または第２
の垂直同期信号VSYNC２＋００であるかどうか
について試験する。もし第１の信号であれば、
Ｉ／Ｏマイクロプロセツサ４は第３図、第４図お
よび第５図のフアームウエア・ルーチンを継続す
るため戻る。もしこれが第２の垂直同期信号
VSYNC２＋００であつて最後のカウントが
RECNT１およびカウンタ２２０に格納されるこ
とを示すならば、Ｉ／Ｏマイクロプロセツサ４は
次の如くフアームウエアを継続する。
の垂直同期信号VSYNC２＋００であるかどうか
について試験する。もし第１の信号であれば、
Ｉ／Ｏマイクロプロセツサ４は第３図、第４図お
よび第５図のフアームウエア・ルーチンを継続す
るため戻る。もしこれが第２の垂直同期信号
VSYNC２＋００であつて最後のカウントが
RECNT１およびカウンタ２２０に格納されるこ
とを示すならば、Ｉ／Ｏマイクロプロセツサ４は
次の如くフアームウエアを継続する。
ブロツク６０６においては、信号TCNTRE−
００、TCNTS１＋００、TCNTS２＋００およ
びTCNTS４＋００が、カウンタ２２０に対して
加えるためMUX２１８の入力ターミナル０にお
いて論理値１を選択する。
００、TCNTS１＋００、TCNTS２＋００およ
びTCNTS４＋００が、カウンタ２２０に対して
加えるためMUX２１８の入力ターミナル０にお
いて論理値１を選択する。
判断ブロツク６０８は信号TCNTR０＋００を
試験しても、もし信号TCNTR０＋００が論理値
０ならばブロツク６１０においてフラツグ・ビツ
トを論理値１にセツトし、またもし信号TCNTR
０＋００が論理値１であればフラツグ・ビツトを
論理値０にセツトする。このフラツグ・ビツト
は、Ｉ／Ｏ RAM４−６のアドレス場所FLAG
における１つビツトとなる。ブロツク６１２にお
いて、もしFLAGが論理値０にセツトされたなら
ば、ブロツク６１３においてはＩ／Ｏ RAM４
−６のアドレス場所COUNTXが16進数7Fにセツ
トされる。ブロツク６１０においてもしFLAGが
論理値１にセツトされたならば、ブロツク６１１
においてCOUNTXが16進数FFにセツトされる。
試験しても、もし信号TCNTR０＋００が論理値
０ならばブロツク６１０においてフラツグ・ビツ
トを論理値１にセツトし、またもし信号TCNTR
０＋００が論理値１であればフラツグ・ビツトを
論理値０にセツトする。このフラツグ・ビツト
は、Ｉ／Ｏ RAM４−６のアドレス場所FLAG
における１つビツトとなる。ブロツク６１２にお
いて、もしFLAGが論理値０にセツトされたなら
ば、ブロツク６１３においてはＩ／Ｏ RAM４
−６のアドレス場所COUNTXが16進数7Fにセツ
トされる。ブロツク６１０においてもしFLAGが
論理値１にセツトされたならば、ブロツク６１１
においてCOUNTXが16進数FFにセツトされる。
ブロツク６１４および６１６においては、信号
TCNTRE−００が循環してMUX２１８を使用
可能状態にし、これによりMUX２１８の入力タ
ーミナルにおける論理値１の信号をカウンタ２２
０に対して接続する。ブロツク６１８において
は、RECNT２の内容が２進数１だけ増進され
る。
TCNTRE−００が循環してMUX２１８を使用
可能状態にし、これによりMUX２１８の入力タ
ーミナルにおける論理値１の信号をカウンタ２２
０に対して接続する。ブロツク６１８において
は、RECNT２の内容が２進数１だけ増進され
る。
判断ブロツク６２０は、信号TCNTR０＋００
がFLAGの内容と同じ論理レベルにあるかどうか
を試験する。もしそうでなければ、フアームウエ
アがブロツク６１４乃至６２０を反復する。信号
TCNTR０＋００がFLAGの内容と同じ論理レベ
ルにあるならば、フアームウエアはバツフア２２
２に分岐する。バツフア６２２への分岐は、カウ
ンタ２２０が10進数１２８または10進数２５６ま
でカウントされたことを表わす。
がFLAGの内容と同じ論理レベルにあるかどうか
を試験する。もしそうでなければ、フアームウエ
アがブロツク６１４乃至６２０を反復する。信号
TCNTR０＋００がFLAGの内容と同じ論理レベ
ルにあるならば、フアームウエアはバツフア２２
２に分岐する。バツフア６２２への分岐は、カウ
ンタ２２０が10進数１２８または10進数２５６ま
でカウントされたことを表わす。
ブロツク６２２においては、第２の垂直同期信
号VSYNC２＋００が検出される時カウンタ２２
０に格納された数は、COUNTXの内容から
RECENT２の内容を控除してこの値をRECNT
２に格納することにより生成される。信号
TCNTR０＋００は、カウンタ２２０が０乃至１
２７（16進数00乃至7F）のカウントを格納する
時論理値０となり、カウンタ２２０が138乃至255
（16進数80乃至FF）のカウントを格納する時は論
理値１となる。もし信号TCNTR０＋００が論理
値０ならば、２つの垂直同期サイクルの後カウン
タ２２０に格納されたカウントを得るため
RECNT２の内容は16進数FFから控除されなけ
ればならない。もし信号TCNTR０＋００が論理
値１であるならば、RECNT２の内容は２つの垂
直同期サイクルの後カウンタ２２０に格納された
カウントを得るため16進数7Fから控除されなけ
ればならない。
号VSYNC２＋００が検出される時カウンタ２２
０に格納された数は、COUNTXの内容から
RECENT２の内容を控除してこの値をRECNT
２に格納することにより生成される。信号
TCNTR０＋００は、カウンタ２２０が０乃至１
２７（16進数00乃至7F）のカウントを格納する
時論理値０となり、カウンタ２２０が138乃至255
（16進数80乃至FF）のカウントを格納する時は論
理値１となる。もし信号TCNTR０＋００が論理
値０ならば、２つの垂直同期サイクルの後カウン
タ２２０に格納されたカウントを得るため
RECNT２の内容は16進数FFから控除されなけ
ればならない。もし信号TCNTR０＋００が論理
値１であるならば、RECNT２の内容は２つの垂
直同期サイクルの後カウンタ２２０に格納された
カウントを得るため16進数7Fから控除されなけ
ればならない。
ブロツク６２４は、RECNT１の内容を256で
乗算しかつRECNT２の内容を加算することによ
り、Ｉ／Ｏ RAM４−６における１つのアドレ
ス場所であるCOUNTの内容を生成する。
乗算しかつRECNT２の内容を加算することによ
り、Ｉ／Ｏ RAM４−６における１つのアドレ
ス場所であるCOUNTの内容を生成する。
水平同期タイミング試験を適正に実施するため
には、COUNTの内容は596よりも大きいかある
いはこれと等しく、かつ666よりも小さいかある
いはこれと等しくなければならない。
には、COUNTの内容は596よりも大きいかある
いはこれと等しく、かつ666よりも小さいかある
いはこれと等しくなければならない。
本発明の望ましい実施態様について示し記述し
たが、当業者は、本文に述べた本発明に影響を及
ぼしながら頭書の特許請求の範囲内に含まれる多
くの変更および修正が可能であることが判るであ
ろう。このため、本文に示された多くの構成要素
は、同じ効果をもたらしかつ特許請求の範囲に記
載された本発明の主旨の範囲内に該当する異なる
構成要素により変更もしくは置換することができ
る。従つて、本発明は特許請求の範囲によつて示
された如き本発明によつてのみ限定されるもので
ある。
たが、当業者は、本文に述べた本発明に影響を及
ぼしながら頭書の特許請求の範囲内に含まれる多
くの変更および修正が可能であることが判るであ
ろう。このため、本文に示された多くの構成要素
は、同じ効果をもたらしかつ特許請求の範囲に記
載された本発明の主旨の範囲内に該当する異なる
構成要素により変更もしくは置換することができ
る。従つて、本発明は特許請求の範囲によつて示
された如き本発明によつてのみ限定されるもので
ある。
第１図は本システムを示す全体的ブロツク図、
第２図はCRTデイスプレイ・システムの試験お
よび検査ロジツクを示す詳細図、第３図は垂直同
期タイミングの試験および検査操作を示すフロー
チヤート、第４図は水平同期ロジツクの試験およ
び検査作用を示すフローチヤート、第５図はデー
タ・ビツト・パターンの一般的な場合の試験およ
び検査操作を示すフローチヤート、および第６図
は垂直同期割込み操作を示すフローチヤートであ
る。 １：データ処理システム、２：中央処理装置
（CPU）、２−２，４−２，８：読出し専用メモ
リー（ROM）、４：Ｉ／Ｏマイクロプロセツサ、
４−６，２０−２，２０−４，２０−６：ランダ
ム・アクセス・メモリー（RAM）、６：主記憶
装置、１４，１６：データ・バス、１８：バス交
換レジスタ、２０：陰極線管制御装置（CRTC）、
２０−１０：陰極線管（CRT）、３４，３８，４
４，４６：汎用非同期送受信制御装置
（UART）、３４−２：キーボード、３８：フロ
ツピー・デイスク制御装置（FDC）、３８−１
４，３８−１４：フロツピー・デイスク、４８：
非同期ポート、５２：周辺インターフエース・ア
ダプタ、２００：自走発振器、２０２：ドライ
バ、２０４：ランダム・アクセス・メモリー
（RAM）、２１０，２１４：レジスタ、２１２：
シフト・レジスタ、２１６：NANDゲート２１
６、２１８：MUX、２２０：カウンタ、２２
２：フロツピー・デイスク、２２４：レジスタ、
２２６：インバータ、２２８：デコーダ、２３
０，２３２，２５０：ANDゲート、２３４：レ
ジスタ、２３６：マルチプレクサ（MUX）、２
４０，２４４，２４８，２５４：レジスタ、２４
２，２５８：トランシーバ（XCVR）。
第２図はCRTデイスプレイ・システムの試験お
よび検査ロジツクを示す詳細図、第３図は垂直同
期タイミングの試験および検査操作を示すフロー
チヤート、第４図は水平同期ロジツクの試験およ
び検査作用を示すフローチヤート、第５図はデー
タ・ビツト・パターンの一般的な場合の試験およ
び検査操作を示すフローチヤート、および第６図
は垂直同期割込み操作を示すフローチヤートであ
る。 １：データ処理システム、２：中央処理装置
（CPU）、２−２，４−２，８：読出し専用メモ
リー（ROM）、４：Ｉ／Ｏマイクロプロセツサ、
４−６，２０−２，２０−４，２０−６：ランダ
ム・アクセス・メモリー（RAM）、６：主記憶
装置、１４，１６：データ・バス、１８：バス交
換レジスタ、２０：陰極線管制御装置（CRTC）、
２０−１０：陰極線管（CRT）、３４，３８，４
４，４６：汎用非同期送受信制御装置
（UART）、３４−２：キーボード、３８：フロ
ツピー・デイスク制御装置（FDC）、３８−１
４，３８−１４：フロツピー・デイスク、４８：
非同期ポート、５２：周辺インターフエース・ア
ダプタ、２００：自走発振器、２０２：ドライ
バ、２０４：ランダム・アクセス・メモリー
（RAM）、２１０，２１４：レジスタ、２１２：
シフト・レジスタ、２１６：NANDゲート２１
６、２１８：MUX、２２０：カウンタ、２２
２：フロツピー・デイスク、２２４：レジスタ、
２２６：インバータ、２２８：デコーダ、２３
０，２３２，２５０：ANDゲート、２３４：レ
ジスタ、２３６：マルチプレクサ（MUX）、２
４０，２４４，２４８，２５４：レジスタ、２４
２，２５８：トランシーバ（XCVR）。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置（CPU）、Ｉ／Ｏマイクロプロ
セツサ、ダイナミツクMOSランダム・アクセ
ス・メモリー（RAM）およびCRTデイスプレ
イ・サブシステムを含むデータ処理システムの陰
極線管（CRT）デイスプレイ・サブシステムの
適正な垂直同期サイクル、水平同期サイクルおよ
びデータ・ビツトのタイミングを検査する方法に
おいて、 (a) 前記CRTデイスプレイ・サブシステムにお
いて垂直同期信号を生成し、 (b) 前記垂直同期信号の最初の発生により前記
Ｉ／Ｏマイクロプロセツサに割込みを行ない、 (c) 前記RAMのアドレス場所のリフレツシユを
行なうリフレツシユ信号を選択するため前記マ
イクロプロセツサにより第１の状態における複
数の制御信号を生成し、 (d) 前記リフレツシユ信号の数をカウントし、 (e) 前記垂直同期信号の２回目およびそれ以降の
発生により前記Ｉ／Ｏマイクロプロセツサに割
込みを行ない、 (f) 前記垂直同期信号の予め定めた発生回数によ
り前記Ｉ／Ｏマイクロプロセツサに割込みが行
なわれた時前記リフレツシユ信号のカウントの
読出しを行ない、 (g) 前記リフレツシユ信号のカウントが第１の予
め定めた範囲内にあることを検査して、これに
より前記垂直同期サイクルのタイミングが正し
いことを表示する工程からなることを特徴とす
る方法。 ２ (a) 前記の垂直同期信号および水平同期信号
を生成し、 (b) 前記垂直同期信号の前記の最初の発生により
前記Ｉ／Ｏマイクロプロセツサに割込みを行な
い、 (c) 前記水平同期信号を選択するため前記マイク
ロプロセツサにより、前記の複数の制御信号を
第２の状態でを生成し、 (d) 前記水平同期信号の数をカウントし、 (e) 前記垂直同期信号の前記の２回目およびそれ
以降の発生により前記Ｉ／Ｏマイクロプロセツ
サに割込みを行ない、 (f) 前記Ｉ／Ｏマイクロプロセツサが前記の垂直
同期信号の前記の予め定めた発生回数により前
記Ｉ／Ｏマイクロプロセツサに割込みが行なわ
れた時、前記の水平同期信号のカウントの読出
しを行ない、 (g) 前記水平リフレツシユ信号のカウントが第２
の予め定めた範囲内にあることを検査し、これ
により前記水平同期サイクル・タイミングが適
正であることを表示する工程からなることを特
徴とする特許請求の範囲第１項記載の方法。 ３ (a) 前記垂直同期信号とデータ・ビツト信号
とを生成し、データ・ビツト信号は前記CRT
のスクリーン上の予め定めた表示を行ない、 (b) 前記垂直同期信号の前記の最初の発生により
前記Ｉ／Ｏマイクロプロセツサに割込みを行な
い、 (c) 前記データ・ビツト信号を選択するため前記
複数の制御信号を第３の状態で生成し、 (d) 前記データ・ビツト信号の発生回数をカウン
トし、 (e) 前記の垂直同期信号の２番目および以降の発
生により前記Ｉ／Ｏマイクロプロセツサに割込
みを行ない、 (f) 前記Ｉ／Ｏマイクロプロセツサが前記垂直同
期信号の前記の予め定めた発生回数により割込
みが行なわれた時前記データ・ビツト信号のカ
ウントの読出しを行ない、 (g) 前記データ・ビツト信号の前記の発生回数の
カウントが第３の予め定めた範囲内にあること
を検査して、これにより前記データ・ビツトの
タイミングが正しいことを表示する工程からな
ることを特徴とする特許請求の範囲第２項記載
の方法。 ４ 処理装置がシステムの動作を通常制御し、ラ
ンダム・アクセス・メモリー（RAM）がシステ
ムが使うデータの一時的記憶を与え、システムの
CRTデイスプレイのラスター・スキヤンが繰り
返される垂直（VSYNC）及び水平（HSYNC）
同期信号によつて同期され、他の繰り返される信
号が該システムのある動作を制御する、陰極線管
（CRT）デイスプレイ・システムの適正な動作を
検査する装置であつて、 前記処理装置が前期VSYNC信号を受け取つて
応答するように接続され、該信号の発生に応答し
て制御信号の組を発生し、 前記他の繰り返される信号を受け取るように接
続され、前記信号の組の第１の特定の構成によつ
て制御されて前記繰り返される信号の夫々に対す
る出力信号を渡す、ゲート装置と、 前記出力信号を受け取るように接続され、該信
号に応答して記憶された計数値を増加するカウン
タ装置とを設け、 前記処理装置が前記VSYNC信号によつて制御
されて前記カウンタによつて表示された計数値を
検知して該計数値が第１の予め定められた範囲内
に有るかどうかを決定することを特徴とする検査
装置。 ５ 前記ゲート装置が、更に前記HSYNC信号を
受け取るように接続され、前記信号の組の第２の
特定の構成によつて制御されて前記出力信号を前
記HSYNC信号の夫々に対して渡し、 前記処理装置が前記VSYNC信号によつて制御
されて前記カウンタによつて表示された計数値を
検知して該計数値が第２の予め定められた範囲内
に有るかどうかを決定することを特徴とする特許
請求の範囲第４項記載の検査装置。 ６ 予め定められたシンボル・ビツト・パターン
が前記RAM内に記憶され、 前記ゲートが、前記信号の組の第３の特定の構
成によつて制御されて前記出力信号を、表示ライ
ンのシンボルを横切る水平走査を表す、前記メモ
リー内に記憶された前記パターンの各ビツトに対
して渡し、 前記処理装置が前記VSYNC信号によつて制御
されて前記カウンタによつて表示された計数値を
検知して該計数値が第３の予め定められた範囲内
に有るかどうかを決定することを特徴とする特許
請求の範囲第５項記載の検査装置。 ７ 前記繰り返される信号が、前記RAMのリフ
レツシユを制御するために用いられることを特徴
とする特許請求の範囲第６項記載の検査装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US510712 | 1983-07-05 | ||
| US06/510,712 US4586129A (en) | 1983-07-05 | 1983-07-05 | Apparatus and method for testing and verifying the timing logic of a cathode ray tube display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6042788A JPS6042788A (ja) | 1985-03-07 |
| JPH0248119B2 true JPH0248119B2 (ja) | 1990-10-24 |
Family
ID=24031865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139744A Granted JPS6042788A (ja) | 1983-07-05 | 1984-07-05 | 陰極線管デイスプレイのタイミング・ロジツクの試験および検査装置およびその方法 |
Country Status (12)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0663326A (ja) * | 1992-08-12 | 1994-03-08 | Nippon Steel Corp | バグフィルタ集塵装置 |
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|---|---|---|---|---|
| JPS61194557A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 制御用ｌｓｉ |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0663326A (ja) * | 1992-08-12 | 1994-03-08 | Nippon Steel Corp | バグフィルタ集塵装置 |
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