JPH0247870A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ） ｆｌ
造の絶縁ゲート型電界効果トランジスタ（ＭＯＳ）ラン
ジスタ）の製造方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a semiconductor device.
(Lightly Doped Drain) fl
The present invention relates to a method of manufacturing an insulated gate field effect transistor (MOS) transistor.
従来のこの種のＭＯＳ）ランジスタの製造方法の一例を
第２図（ａ）乃至（ｆ）に示す。An example of a conventional method for manufacturing this type of MOS transistor is shown in FIGS. 2(a) to 2(f).
先ず、シリコン基板１の表面を酸化してゲート酸化膜２
を形成した上に、多結晶シリコン膜３゜ＷＳｉ（タング
ステンシリサイド）膜４を夫々形成し、この上のゲート
形成領域にフォトレジスト６を選択的に形成する。First, the surface of the silicon substrate 1 is oxidized to form a gate oxide film 2.
A polycrystalline silicon film 3°WSi (tungsten silicide) film 4 is formed thereon, and a photoresist 6 is selectively formed on the gate formation region.
次いで、第２図（ｂ）のように、このフォトレジスト６
をマスクにしてＷＳｉ膜４と多結晶シリコン膜３をエツ
チングし、ポリサイド構造のゲート電極を形成する。そ
して、このゲート電極を表面を熱酸化して第２図（ｃ）
のように酸化膜７を形成し、ゲート電極を被覆する。な
お、図示は省略するが、通常では、この状態でシリコン
基板１に不純物を低濃度に導入して低濃度領域を形成す
る。Next, as shown in FIG. 2(b), this photoresist 6
Using this as a mask, the WSi film 4 and the polycrystalline silicon film 3 are etched to form a gate electrode having a polycide structure. The surface of this gate electrode is then thermally oxidized as shown in Figure 2(c).
An oxide film 7 is formed to cover the gate electrode as shown in FIG. Although not shown in the drawings, normally a low concentration region is formed by introducing impurities into the silicon substrate 1 at a low concentration in this state.
次に、第２図（ｄ）のように、全面にＣＶＤ酸化膜８を
比較的厚く形成する。そして、二〇ＣＶＤ酸化膜８を異
方性エツチングすることにより、第２図（ｅ）のように
ゲート電極の側面にのみ側壁８Ａを形成する。このとき
、ゲート電極上では前記酸化膜７もエツチング除去され
、ＷＳｉ膜４が露呈される。Next, as shown in FIG. 2(d), a relatively thick CVD oxide film 8 is formed over the entire surface. Then, by anisotropically etching the CVD oxide film 8, a side wall 8A is formed only on the side surface of the gate electrode as shown in FIG. 2(e). At this time, the oxide film 7 on the gate electrode is also removed by etching, and the WSi film 4 is exposed.
しかる後、第２図（ｅ）のように、酸化処理を行い、ソ
ース、ドレインの形成領域に酸化膜９を形成する。なお
、この状態で不純物を高濃度に導入して高濃度領域を形
成し、前記低濃度領域と合わせてＬＤＤ構造が構成され
る。Thereafter, as shown in FIG. 2(e), oxidation treatment is performed to form an oxide film 9 in the source and drain forming regions. Note that in this state, impurities are introduced at a high concentration to form a high concentration region, and together with the low concentration region, an LDD structure is constructed.
（発明が解決しようとする課題〕
上述した従来の製造方法では、第２図（ｃ）の工程及び
第２図（ｆ）の工程で、いずれも酸化処理を行って酸化
膜７，９を形成している。これは、多結晶シリコン膜３
やシリコン基板１に導入された不純物の外部拡散（アウ
トデイフュージョン）を防止するためである。このため
、第２図（Ｃ）の工程では、同時にＷＳｔＳ造膜酸化さ
れ、これにより膜中のＳｔが減少し、Ｗの比率が高（な
る。(Problems to be Solved by the Invention) In the conventional manufacturing method described above, oxidation treatment is performed in both the step of FIG. 2(c) and the step of FIG. 2(f) to form the oxide films 7 and 9. This is because the polycrystalline silicon film 3
This is to prevent out-diffusion of impurities introduced into the silicon substrate 1. Therefore, in the process shown in FIG. 2(C), WStS film is formed and oxidized at the same time, thereby reducing the amount of St in the film and increasing the ratio of W.
このため、第２図（ｆ）の工程でＷＳｉ膜４が再度酸化
された時には、膜中のＷが酸化されてＷｏ３（酸化タン
グステン）が析出し、Ｗｏ、膜１１が形成されることに
なる。Therefore, when the WSi film 4 is oxidized again in the step shown in FIG. 2(f), W in the film is oxidized and Wo3 (tungsten oxide) is precipitated, forming the Wo film 11. .
したがって、後の工程でゲート電極の上面においてアル
ミニウム配線等との間でコンタクトをとる際に、ＷＳｉ
膜４とアルミニウム配線との間にＷＯ３膜１１が介在さ
れることになり、このＷＯコ膜１１が抵抗として作用し
てコンタクト抵抗を大きくしてしまうという問題がある
。Therefore, when making contact with aluminum wiring etc. on the upper surface of the gate electrode in a later process, WSi
Since the WO3 film 11 is interposed between the film 4 and the aluminum wiring, there is a problem that this WO3 film 11 acts as a resistor and increases the contact resistance.
本発明はポリサイド構造のゲート電極におけるコンタク
ト抵抗の低減を図ったＭＯＳトランジスタの製造方法を
提供することを目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a MOS transistor in which the contact resistance of a gate electrode having a polycide structure is reduced.
本発明の半導体装置の製造方法は、半導体基板に形成し
たゲート酸化膜上に多結晶シリコン膜。A method for manufacturing a semiconductor device according to the present invention includes forming a polycrystalline silicon film on a gate oxide film formed on a semiconductor substrate.
高融点金属又はそのシリサイド膜及び多結晶シリコン膜
を順次形成して３層構造のゲート電極を形成した上で、
熱処理によってこのゲート電極の表面に熱酸化膜を形成
し、かつその後において全面に絶縁膜を形成しかつこれ
をエツチングバックしてゲート電極の側面に該絶縁膜か
らなる側壁を形成し、かつ熱処理によってゲート電極上
面の多結晶シリコン膜とソース、ドレイン領域のシリコ
ン基板表面に夫々酸化膜を形成する工程を含んでいる。After sequentially forming a high melting point metal or its silicide film and a polycrystalline silicon film to form a three-layer gate electrode,
A thermal oxide film is formed on the surface of the gate electrode by heat treatment, and an insulating film is then formed on the entire surface, and this is etched back to form a side wall made of the insulating film on the side surface of the gate electrode. This includes the step of forming oxide films on the polycrystalline silicon film on the upper surface of the gate electrode and on the silicon substrate surface in the source and drain regions, respectively.
〔作用］
上述した製造方法では、高融点金属又はそのシリサイド
膜は、上層の多結晶シリコン膜により被覆されるので、
ゲート電極やシリコン基板の酸化時に高融点金属又はそ
のシリサイド膜が表面酸化されることはなく、表面の高
抵抗膜の発生を防止する。[Function] In the above manufacturing method, the high melting point metal or its silicide film is covered with the upper layer polycrystalline silicon film, so
When the gate electrode or silicon substrate is oxidized, the surface of the high melting point metal or its silicide film is not oxidized, thereby preventing the formation of a high resistance film on the surface.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）乃至（ｆ）は本発明の一実施例を工程順に
示す縦断面図である。FIGS. 1(a) to 1(f) are vertical sectional views showing an embodiment of the present invention in the order of steps.
先ず、第１図（ａ）のように、シリコン基ｖｉ、１の表
面を熱酸化してゲート酸化膜２を形成した後、ＣＶＤ法
により１５００人の厚さに多結晶シリコン膜３を形成し
、この上にスパッタ法により１５００人のＷＳｉ膜４を
形成し、更にこの上にＣＶＤ法又はスパッタ法で１５０
０人の多結晶シリコン膜５を形成する。そして、ゲート
電極形成領域にフォトレジスト６を選択的に形成する。First, as shown in FIG. 1(a), a gate oxide film 2 is formed by thermally oxidizing the surface of a silicon base vi,1, and then a polycrystalline silicon film 3 is formed to a thickness of 1,500 mm using the CVD method. A 1,500-layer WSi film 4 is formed on this by a sputtering method, and then a 150-layer WSi film 4 is formed on this by a CVD method or a sputtering method.
A polycrystalline silicon film 5 of 0 is formed. Then, a photoresist 6 is selectively formed in the gate electrode formation region.
次いで、第１図（ｂ）のように、前記フォトレジスト６
をマスクにして多結晶シリコン膜５． ＷＳｔＳ造膜び
多結晶シリコン膜３を順次エツチング除去し、３層構造
のゲート電極を形成する。そして、第１図（Ｃ）のよう
に９００″Ｃで熱酸化処理を行い、ゲート電極の表面に
酸化膜７を形成する。Next, as shown in FIG. 1(b), the photoresist 6
Polycrystalline silicon film 5. using as a mask. The WStS film and the polycrystalline silicon film 3 are sequentially removed by etching to form a gate electrode having a three-layer structure. Then, as shown in FIG. 1C, thermal oxidation treatment is performed at 900''C to form an oxide film 7 on the surface of the gate electrode.
この状態で、シリコン基板ｌに不純物を低濃度に導入し
、ソース、ドレイン領域に図示を省略する低濃度領域を
形成する。In this state, impurities are introduced into the silicon substrate 1 at a low concentration to form low concentration regions (not shown) in the source and drain regions.
次に、第１図（ｄ）のように、ＣＶＤ法により５０００
人の厚さの酸化膜８を全面に形成し、かつこれを異方性
エツチングによりエツチングバックすることにより、第
１図（ｅ）のように、ゲート電極の側面にのみ側壁８Ａ
を形成する。このとき、ゲート電極の上面では酸化膜７
は除去され、多結晶シリコン膜５が露呈される。Next, as shown in Fig. 1(d), 5000
By forming a human-thick oxide film 8 over the entire surface and etching it back by anisotropic etching, a sidewall 8A is formed only on the side surface of the gate electrode, as shown in FIG. 1(e).
form. At this time, the oxide film 7 is formed on the upper surface of the gate electrode.
is removed, and polycrystalline silicon film 5 is exposed.
しかる後、９００℃で熱処理を行うことにより、第１図
（ｆ）のように、ソース、ドレイン領域に酸化膜９が、
またゲート電極の上面に酸化膜１０が夫々形成される。Thereafter, by performing heat treatment at 900°C, an oxide film 9 is formed in the source and drain regions as shown in FIG. 1(f).
Further, an oxide film 10 is formed on the upper surface of each gate electrode.
なお、図示は省略するが、この状態で不純物を高濃度に
導入することにより、側壁８Ａの厚さだけオフセットさ
れたソース、ドレインの型濃度領域が形成され、前記低
濃度領域とでＬＤＤ構造を構成する。Although not shown, by introducing impurities at a high concentration in this state, source and drain type concentration regions offset by the thickness of the sidewall 8A are formed, and the LDD structure is formed with the low concentration region. Configure.
この製造方法では、第１図（Ｃ）の工程で酸化膜７を形
成することにより、多結晶シリコン膜３゜５に含まれる
不純物の外部拡散を防止し、第１図（ｆ）の工程で酸化
膜９を形成することで、シリコン基板１に形成したソー
ス、ドレインの不純物の外部拡散を防止する。そして、
この場合、第１図（Ｃ）の工程では、ＷＳｉ膜４はその
殆どの面は多結晶シリコン膜５で被覆されているため、
酸化膜７の形成処理によってもＷＳｉ膜４が酸化される
ことはない。また、第１図（ｆ）の工程においても、Ｗ
Ｓｉ膜４は多結晶シリコン膜５によって被覆され、この
多結晶シリコン膜５の表面が酸化されて酸化膜１０が形
成されるのみであり、高抵抗のＷＯｌが形成されること
はない。In this manufacturing method, the oxide film 7 is formed in the step shown in FIG. 1(C) to prevent external diffusion of impurities contained in the polycrystalline silicon film 3.5, and the oxide film 7 is formed in the step shown in FIG. By forming the oxide film 9, external diffusion of impurities from the source and drain formed on the silicon substrate 1 is prevented. and,
In this case, in the step of FIG. 1(C), most of the surfaces of the WSi film 4 are covered with the polycrystalline silicon film 5;
Even in the process of forming the oxide film 7, the WSi film 4 is not oxidized. Also, in the process of FIG. 1(f), W
The Si film 4 is covered with a polycrystalline silicon film 5, and the surface of the polycrystalline silicon film 5 is only oxidized to form an oxide film 10, and a high resistance WOl is not formed.
したがって、ゲート電極の上面にアルミニウム配線をコ
ンタクトする場合でも、酸化膜１０をエツチング除去し
てコンタクトホールを開設すれば、コンタクトホールに
は多結晶シリコン膜５乃至ＷＳｉ膜４が露呈されてアル
ミニウム配線に直接接続されるため、低抵抗のコンタク
ト構造を構成することが可能となる。Therefore, even when contacting an aluminum wiring to the upper surface of the gate electrode, if the oxide film 10 is removed by etching and a contact hole is opened, the polycrystalline silicon film 5 to WSi film 4 are exposed in the contact hole and the aluminum wiring is connected to the upper surface of the gate electrode. Since they are directly connected, it is possible to construct a contact structure with low resistance.
ここで、ＷＳｉ膜に代えて、Ｗ膜、Ｔｉ膜の高融点金属
膜を用いてもよく、或いはＴｉＳｉ。Here, instead of the WSi film, a high melting point metal film such as a W film or a Ti film may be used, or a TiSi film may be used.
（チタンシリサイド）やＭｏ５ｔ、（モリブデンシリサ
イド）等の高融点金属シリサイド膜を用いてもよい、特
に、Ｔｉ５ｉｘＯ比抵抗は２５μΩ口であり、ＷＳｉの
７０μΩ１に比較して小さいため、寄生抵抗を一層低減
する上で有利である。High-melting point metal silicide films such as (titanium silicide), Mo5t, and (molybdenum silicide) may be used. In particular, the specific resistance of Ti5ixO is 25 μΩ, which is smaller than WSi's 70 μΩ1, further reducing parasitic resistance. It is advantageous to do so.
（発明の効果）
以上説明したように本発明は、多結晶シリコン膜、高融
点金属又はそのシリサイド膜及び多結晶シリコン膜から
なる３層構造でゲート電極を製造するので、高融点金属
又はそのシリサイド膜は上層の多結晶シリコン膜により
被覆されることになり、ゲート電極やシリコン基板の酸
化時においても高融点金属又はそのシリサイド膜の表面
に高抵抗の酸化膜が形成されることはなく、コンタクト
抵抗の低いＬＤＤ構造のＭＯＳトランジスタを製造でき
る効果がある。(Effects of the Invention) As explained above, the present invention manufactures a gate electrode with a three-layer structure consisting of a polycrystalline silicon film, a high melting point metal or its silicide film, and a polycrystalline silicon film. The film is covered with the upper polycrystalline silicon film, and even when the gate electrode or silicon substrate is oxidized, a high-resistance oxide film is not formed on the surface of the high-melting point metal or its silicide film, and the contact This has the effect of making it possible to manufacture a MOS transistor having an LDD structure with low resistance.
第１図（ａ）乃至（ｆ）は本発明の一実施例を工程順に
示す縦断面図、第２図（ａ）乃至（ｆ）は従来方法を工
程順に示す縦断面図である。
１・・・シリコン基板、２・・・ゲート酸化膜、３・・
・多結晶シリコン膜、４・・・ＷＳｉ膜、５・・・多結
晶シリコン膜、６・・・フォトレジスト、７・・・酸化
膜、８・・・ＣＶＤ酸化膜、８Ａ・・・側壁、９．１０
・・・酸化膜、１１・・・ＷＯ２膜。
第１図
第１
図
第２
図FIGS. 1(a) to (f) are vertical sectional views showing an embodiment of the present invention in the order of steps, and FIGS. 2(a) to (f) are longitudinal sectional views showing the conventional method in the order of steps. 1... Silicon substrate, 2... Gate oxide film, 3...
- Polycrystalline silicon film, 4... WSi film, 5... Polycrystalline silicon film, 6... Photoresist, 7... Oxide film, 8... CVD oxide film, 8A... Side wall, 9.10
...Oxide film, 11...WO2 film. Figure 1 Figure 1 Figure 2
Claims (1)
リコン膜、高融点金属又はそのシリサイド膜及び多結晶
シリコン膜を順次形成する工程と、これらの膜を所要パ
ターンに形成して３層構造のゲート電極を形成する工程
と、熱処理によってこのゲート電極の表面に熱酸化膜を
形成する工程と、全面に絶縁膜を形成しかつこれをエッ
チングバックしてゲート電極の側面に該絶縁膜からなる
側壁を形成する工程と、熱処理によってゲート電極上面
の多結晶シリコン膜とソース、ドレイン領域のシリコン
基板表面に夫々酸化膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。1. A step of sequentially forming a polycrystalline silicon film, a high melting point metal or its silicide film, and a polycrystalline silicon film on a gate oxide film formed on a semiconductor substrate, and forming these films into a required pattern to form a three-layer structure. A step of forming a gate electrode, a step of forming a thermal oxide film on the surface of this gate electrode by heat treatment, and a step of forming an insulating film on the entire surface and etching back this to form side walls made of the insulating film on the side surfaces of the gate electrode. 1. A method of manufacturing a semiconductor device, comprising the steps of: forming a polycrystalline silicon film on the upper surface of a gate electrode and forming oxide films on the silicon substrate surface of source and drain regions by heat treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920688A JPH0247870A (en) | 1988-08-10 | 1988-08-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920688A JPH0247870A (en) | 1988-08-10 | 1988-08-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247870A true JPH0247870A (en) | 1990-02-16 |
Family
ID=16403903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19920688A Pending JPH0247870A (en) | 1988-08-10 | 1988-08-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247870A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995012216A1 (en) * | 1993-10-29 | 1995-05-04 | Nkk Corporation | Manufacture of mis field effect semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217654A (en) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | Semiconductor device |
| JPS6376479A (en) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-08-10 JP JP19920688A patent/JPH0247870A/en active Pending
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