JPH0242252B2

JPH0242252B2 -

Info

Publication number: JPH0242252B2
Application number: JP59038617A
Authority: JP
Priority date: 1984-03-02
Filing date: 1984-03-02
Publication date: 1990-09-21
Also published as: JPS60183820A

Description

【発明の詳細な説明】

本発明は符号語がガロア体の元となつている符
号を除算する除算回路に関し、デジタル信号処
理、特にPCM信号の誤り訂正回路（復号器）、符
号器等に利用できる除算回路に関する。従来、かかる除算回路はシフトレジスタ、加算
器等を用いた線形論理回路からなるものと、半導
体記憶装置たとえば読み出し専用記憶装置（以
下、ROMと記す）を用いたものとが知られてい
る。前者によるときはガロア体の位数が大きいとき
は演算時間が増大する欠点がありさらに符号語に
よつて演算時間が変動する欠点があつた。また後
者によるときはROMのアクセス時間により演算
時間が定まり前者より演算時間が短くてすむ。しかし、たとえば第１図に示す如く符号語がガ
ロア体GF（2⁸）の元となつている場合の除算回路
は、4KバイトROM１〜１６とデコーダ１７とか
ら構成され、符号語〔Ａ〕と符号語〔Ｂ〕の下位
４ビツトにてROM１〜１６のアドレスを指定
し、符号語〔Ｂ〕の上位４ビツトをデコーダ１７
でデコードした出力でROM１〜１６のチツプセ
レクトを行なつていた。しかるに上記した如くROMを用いた従来の除
算回路によるときは、ROMに符号語〔Ａ〕と符
号語〔Ｂ〕との総ての組合せに対する除算結果を
記憶させておかねばならず、ガロア体の位数の増
大に伴つてROM記憶容量は膨大なものとなる欠
点があつた。（発明の目的）本発明は上記にかんがみなされたもので、上記
の欠点を解消して、ガロア体の位数が同一の場合
において記憶容量が従来の記憶容量に比較して少
なくてすむ除算回路を提供することを目的とす
る。（発明の構成）以下、本発明を実施例により説明する。第２図は本発明の一実施例の構成を示すブロツ
ク図である。本発明の一実施例において、符号語がガロア体
GF（2⁸）の元となつている２つの符号を〔Ａ〕，
〔Ｂ〕とし、〔Ａ〕÷〔Ｂ〕の除算をする除算回路の
例を示している。２１および２２は4KバイトのROMである。２
３は符号語〔Ｂ〕が供給されて符号語〔Ｂ〕の逆
元の符号語〔B^-1〕を、元始元αの冪に変換し、
変換された冪を２進数で出力する変換器である。
変換器２３はたとえば記憶装置またはハードロジ
ツク回路で構成してある。符号語〔Ａ〕と、変換器２３の出力中の上位４
ビツトとはアドレスデータとしてROM２１に供
給してある。ROM２１から読み出されたデータ
および変換器２３の出力中の下位４ビツトはアド
レスデータとしてROM２２に供給してある。一方、２４は符号語〔Ｂ〕が供給され符号語
〔Ｂ〕が零であることを検出する検出器である。
検出器２４の出力は除算不可能指示出力として出
力し、ROM２２とから読み出されたデータが意
味の無いことを示す。ここで、変換器２３で変換された冪の上位４ビ
ツトが表わす10進数をｙ、同じく冪の下位４ビツ
トが表わす10進数をｘとしたとき、ROM２１に
は符号語〔Ａ〕×α^16yの演算結果がベクトル表示
の形で、符号語〔Ａ〕と冪の上位４ビツトとで指
示されるアドレスに記憶してある。またROM２
２にはROM２１から読み出したデータ×α^xの演
算結果がベクトル表示の形で、ROM２１から読
み出したデータと冪の下位４ビツトとで指示され
るアドレスに記憶してある。（発明の作用）以上の如く構成した本発明の一実施例の作用に
ついて説明する。符号語はガロア体GF（2⁸）の元からなつている
ため、符号語は８ビツトで構成されており、256
種類となる。すなわち符号語はベクトル表示のと
きは８桁の２進数で表わされ、ガロア体GF（2⁸）
の原始元をαとしたとき、“０”とα^m（ｍ＝０〜
254）という冪の形で表わされる。いま、ROM２１にアドレスとして供給された
符号語〔Ａ〕は冪表示でαⁱで示され、変換器２３
に供給された符号語〔Ｂ〕は冪表示でα^jで示され
るとともに、この逆元の符号語〔B^-1〕は冪表示
でα^k（α^-j＝α^k）で示されるものとする。符号語〔Ｂ〕は変換器２３に供給されて、変換
器２３からは冪数ｋを２進符号に変換した８ビツ
トのデータが出力される。変換器２３の出力は10
進数で表示すれば〔16y＋ｘ〕₁₀となる。ここで16
は変換器２３の出力中の上位４ビツトにおける最
下位ビツトが有するウエイトである。符号語〔Ａ〕と変換器２３の出力中の上位４ビ
ツトとがROM２１にアドレスデータとして供給
される。ROM２１はこのアドレスデータを受け
て〔Ａ〕×α^16y＝αⁱ×α^16y＝α^i+16yのベクトル表示
されたデータが出力される。ROM２１から読み
出されたデータα^i+16y〔ベクトル表示〕はガロア体
GF（2⁸）の元であり、８ビツトであることは勿論
である。 ROM２１から読み出されたデータは、変換器
２３から出力されたデータの下位４ビツトととも
にROM２２にアドレスデータとして供給され
る。そこでROM２２からはROM２１から読み
出されたデータすなわちα^i+16yにα^xを乗算したデ
ータが出力される。すなわちROM２２から出力
されるデータはα^i+16y×α^x＝α^i+16y+x＝α^i+k＝α^i-
jの
ベクトル表示であつて、符号語〔Ａ〕と符号語
〔B^-1〕の乗算結果すなわち符号語〔Ａ〕と符号
語〔Ｂ〕の除算結果である。なおα^i-jはガロア体
GF（2⁸）の元であり、そのベクトル表示は８ビツ
トであることは勿論である。また符号語〔Ｂ〕が零でないときの検出器２４
の出力は符号語〔Ａ〕と〔Ｂ〕との除算結果が正
しいことを示している。また符号語〔Ｂ〕の零のときは、検出器２４の
出力は除算不可能を示し、ROM２２の出力が意
味の無いことを示している。この結果、除数が零
となつた時に誤つた除算結果を受け取ることを防
止するのに利用できる。上記した本発明の一実施例において変換器２３
の出力中の上位４ビツトで示される10進数ｙが零
のときはROM２１から読み出されるデータはαⁱ
α⁰＝αⁱであり、また変換器２３の出力中の下位４
ビツトで示される10進数ｘが零のときはROM２
２から読み出されるデータはα^i+16y×α⁰＝α^i+16yと
なる。そこでｘおよびｙが零のときは出力が（αⁱ
×α⁰）×α⁰＝αⁱとなるが、検出器２４の出力が除
算不可能を示すので、誤つた演算結果を受け取る
ことはない。また、符号語〔Ａ〕が零の場合にはROM２１
の記憶内容を零に、ROM２１から読み出された
データが零のときはROM２２の記憶内容を零に
しておけばよい。このようにすればα⁰α^16y＝０、
０×α^x＝０となつて演算結果に誤りが生ずること
もない。そこで上記した本発明の一実施例においては、
4KバイトROM２１，２２の記憶容量ですみ、従
来の4KバイトROMを16個も必要としたものと比
較すれば1/8の容量ですむことになる。また、
ROM１，……１６のアクセス時間とROM２１，
２２のアクセス時間とが等しいときは演算時間は
ROM１，……１６を用いた従来の場合の２倍と
なるが線形論理回路を用いた場合よりも早い。つぎに具体例を符号語がガロア体GF（2³）の元
となつている場合を例に説明する。符号語は３ビツトからなり、符号語〔Ｂ〕は変
換器に供給される。符号語〔Ｂ〕の逆元の符号語
〔B^-1〕は、０，1α¹〜α⁶の冪表示で示される。し
たがつて変換器からの出力は３ビツトの２進符号
が出力され、その上位２ビツト“00”，“01”“10”
“11”が、符号語〔Ａ〕とともにアドレスとして
ROM２１に供給される。ここでROM２１と
（）で示したのはアドレスが５ビツトであれば
よいためである。ここでROM２１には第１表に示すデータが記
憶してある。

【表】なお、第１表において（）内には冪表示で示
してある。第１表の記憶内容において第１行は符
号語〔Ａ〕とα⁰との積であり、第２行は符号語Ａ
とα²との積であり、第３行は符号語Ａとα⁴との積
であり、第４行は符号語Ａとα⁶との積であつて、
α⁰，α²，α⁴，α⁶は変換器から出力されるｋ（“00”
，
“01”，“10”，“11”）×２（LSBが有するウエイト
）
＝“０”，“２”，“４”，“６”がαの冪となつてい
る。つぎに、ROM２２には第２表に示すデータが
記憶してある。

【表】なお、第２表は冪表示基準で示してあり、第２
表の記憶内容において第１行はROM２１から読
み出されたデータとα⁰の積であり、第２行は
ROM２１から読み出されたデータとα¹の積であ
る。いま、GF（2³）上のＦ（Ｘ）＝X₃＋Ｘ＋１法と
してα＝（010）を原始元とする乗法の表は第３表
に示す如くである（冪表示基準）。

【表】第１表、第２表と、第３とを比較すれば明らか
な如く、ROM２２から符号語〔Ａ〕と符号語
〔B^-1〕の乗算結果すなわち、符号語〔Ａ〕と符
号語〔Ｂ〕の除算結果が出力されることが判る。上記において仮に、ROM一個で演算する場合
は16ビツトのアドレスを必要とし、ROMの記憶
容量は2¹⁶バイトのものを必要とする。これに対
し、本実施例の如く２分割し、かつ変換器２３の
出力を４ビツトづつに２分割しROM２１，２２
にそれぞれアドレスの一部として供給したとき
は、ROM２１および２２のアドレスは12ビツト
ですみ、記憶容量はそれぞれ2¹²バイトですみ、
全体として2¹²×２＝2¹³バイトですむ。したがつ
て2¹⁶バイト記憶容量のROM一個で行われる演算
が本実施例では合計1/8（＝1/2³）の記憶容量の
ROMで行えることになる。また、以上の説明においてROM２１にはベク
トル表示でデータが記憶させてある場合を例示し
たが、ベクトル表示に代つて冪を２進符号に変換
して記憶させておいてもよく、また冪に１対１に
対応させた２進符号を記憶させておいてもよい。なお、以上説明した本発明の一実施例において
符号語がガロア体GF（2⁸）の元となつている場合
であり、4KバイトのROMを用いた場合を例に説
明した。符号語がガロア体GF（2⁹）、GF（2¹⁰）、GF（2¹¹）
の元となつている場合であつて、4Kバイトの
ROMを用いる場合は、それぞれROMを３個、
５個、11個を縦続接続すればよい。またガロア体GF（2¹²）の如く符号語が12ビツ
ト、または13ビツト以上で構成されるときは、13
ビツト以上のアドレスを有するROMを用いるこ
とにより、第２図に示した場合と同様に構成でき
る。また上記の例では、ROM２１に変換器２３の
出力の上位４ビツトを供給し、ROM２２に変換
器２３の出力の下位４ビツトを供給し、ROM２
１の出力をROM２２のアドレスデータの一部と
して供給する場合を例示したが、ROM２１と２
２との順序を入れ替えてROM２２の出力を
ROM２１にアドレスデータの一部として供給し
ROM２２に符号語〔Ａ〕をアドレスデータの一
部として供給してもよく、この場合は乗算は（aⁱ
×a^x）×a^16yの如くに行なわれてa^i+x+16y＝a^i+16y+x
＝a^i+k＝α^i-jとなり、同一の除算が行なえること
になる。（発明の効果）以上説明した如く本発明によれば、符号の除算
を冪の形で行なうようにしたため、ROMの記憶
容量は従来の除算回路の場合に比較してきわめて
少なくてすむことになる。またさらにROMを分
割してそれぞれROMに、変換手段の分割した出
力を格別にアドレスとして供給したためROMの
記憶容量は少なくてすむことになる。また、演算時間が一定であつて、レジスタを備
えた従来の線形論理回路による場合の如く符号語
によつて演算時間が異なるようなことは無い。

【図面の簡単な説明】

第１図は従来の除算回路の一例を示すブロツク
図。第２図は本発明の一実施例の構成を示すブロ
ツク図。２１および２２……ROM、２３……変換器、
２４……検出器。

Claims

【特許請求の範囲】

１符号語がガロア体の元となつている符号を除
算する除算回路において、第１の符号語が供給さ
れかつ冪表示された第１の符号語の逆元の符号語
の冪数に対応した２進符号に第１の符号語を変換
する変換手段と、前段の記憶手段から読み出され
たデータが次段の記憶手段のアドレスデータの一
部として供給されかつ変換手段の出力を複数に分
割したときの２進符号がそれぞれ各別にアドレス
データの残部として供給される複数の記憶手段
と、第１の符号語が零であることを検出し除算不
可能指示出力として出力する検出手段とを備え、
初段の記憶手段に第２の符号語を前段から読み出
されたデータとして供給し、記憶手段のそれぞれ
には供給されたアドレスデータの一部および残部
とにより指定された番地に、アドレスデータの残
部として供給された２進符号にそのウエイトを考
慮して対応する10進数をｄとしたときα^d（αはガ
ロア体の原始元）と前段の記憶手段から読み出さ
れたデータとの積または該積に対応するデータが
記憶させてあることを特徴とする除算回路。