JPH0239795B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル回路によつて波形を発生する
波形発生装置に関するもので、特に波形をアクセ
スするレートが波形一周期において変化する波形
発生装置に関する。

デジタル技術の進歩に伴い、デジタル回路で波
形データを発生し、その波形データをデジタル−
アナログ変換器でアナログ信号に変換してアナロ
グ信号波形を発生することが可能となつた。この
様なデジタル回路による波形発生は電子楽器にも
用いられ、種々の音色の波形が発生可能な電子楽
器が製品化されている。

従来、前述の様なデジタル回路による電子楽器
の楽音発生方式として、(イ)正弦波合成方式、(ロ)可
変フイルタ方式、(ハ)波形メモリ読出し方式と、(ニ)
周波数変調方式等がある。

前述(イ)の正弦波合成方式は基本波並びに高調波
の正弦波信号をデジタル回路で発生し、そのデジ
タル波形信号を合成して所望の音色の楽音を発生
する方式である。この方式は所望の倍音構成の楽
音を得る場合には必要とする倍音の種類数の計算
チヤンネルを必要とする。さらに時間的にスペク
トラムを変化させる場合には各倍音ごとに振幅レ
ベルを可変するための倍音の種類数の高調波制御
信号を必要とする。この方式は前述の計算チヤン
ネル並びに高調波制御信号が倍音の種類数の回路
を必要とするので発生回路が大きくなり、さらに
高調波制御信号の発生制御が複雑となる問題を有
している。

(ロ)の可変フイルタ方式はデジタルフイルタを用
いるもので、フイルタの周波数特性を高調波制御
信号によつて変化させる方式である。この方式は
デジタルフイルタの回路が大きくなる問題を有す
る。さらに固定サンプリングレートで波形を発生
した場合、すなわち固定サンプリングレートでデ
ジタルフイルタの入力となる原音を発生した場合
には高調波を多く有する波形を得ることが難し
く、しいてはデジタルフイルタの高調波領域での
効果が半減するという問題を有する。またさらに
この方式は折返し歪を発生する問題を有してい
る。

(ハ)の波形メモリ読出し方式はあらかじめメモリ
等に記憶されている波形データを順次位相角に対
応して読出して波形を発生する方式である。前述
の波形メモリに記憶されている波形データは楽音
として発生する楽音波形のデータであるためその
波形のスペクトラムは固定となつていた。そのた
めスペクトラムを変化させるにはスペクトラムの
変化に対応した波形データをメモリに記憶してお
かなければならず、さらにそれらを順次スペクト
ラムの変化に対応して読出すための制御回路を必
要とする。それゆえこの方式はメモリの容量は増
大し制御回路も複雑となる問題を有していた。な
お、この(ハ)の波形メモリ読出し方式のひとつの展
開を開示したものとして、特開昭54−61511号公
報、特開昭54−61512号公報、特開昭55−164898
号公報などがある。これらの開示技術は、波形の
周波数を決定する周波数情報を、波形一周期の途
中で切換えるようにしたもので、波形メモリに記
憶された波形（例えば正弦波）を、歪んだ形状の
波形として読出すようになる。

しかし、この先行技術において、波形の歪ませ
方を変更しようとすれば、周波数情報を適宜変更
せねばならず、しかも発生楽音の周波数を変化さ
せることなく、波形の歪ませ方を変えるには、複
雑な計算を必要とするなど、改善すべき問題があ
つた。

また、この(ハ)の波形メモリ読出し方式の他の展
開のひとつとして、非線形変換テーブルメモリを
用いる方式がある。このような先行技術を開示し
たのとして特開昭54−66826号公報がある。

この公報に開示された技術に従えば、正弦波や
三角波が非線形変換テーブルメモリにて非線形変
換されて、種々変化した波形となる。

しかし、この先行技術では、先ず非線形テーブ
ルメモリを準備しないといけない。更に非線形変
換されて得られる波形がどのようになつてゆくの
か、直観的な理解が困難である。また時間と共に
スペクトラムを変化させようとした場合、如何な
るパラメータをどのように変化させれば高調波成
分の含有率を増減できるのかといつたことについ
ては、理解しづらく制御がむづかしい。このよう
な種々不便な点がある。

(ニ)の方式は周波数変調を応用したものであり、
搬送波と変調波すなわち２個の正弦波を用いて周
波数比、変調深さを変えることにより倍音を変化
させる方式である。この方式は倍音をある程度制
御することは可能であるが、各倍音がベツセル関
数的に変化するため、スペクトラムの包絡がなめ
らかに変化する楽音を得ることが困難であつた。

本発明は、上述した背景になされたもので、波
形のスペクトラムをなめらかに変化させることを
可能とし、高調波成分の含有量を適宜簡単に制御
できるようにした波形発生装置を提供することを
目的とする。

即ち、本発明は、変調信号に従つて、記憶手段
に記憶された波形情報にて表現される波形から歪
んだ形状の波形を表わす波形情報を出力するもの
で、この記憶手段には、発生する波形の周波数に
対応するレートで均一に歩進する位相角を表わす
アドレス信号を前記変調信号に従つて波形一周期
において歩進レートが変化する修正アドレス信号
に修正して与えることで、達成する。

以下、図面を用いて本発明を詳細に説明する。

第１図は本発明の実施例の回路構成図である。
第１図においては本発明を電子楽器に応用した実
施例である。鍵盤１の第１の出力は周波数情報発
生回路２に、第２の出力は高調波制御信号発生回
路４とエンベロープ制御信号発生回路５に入力す
る。周波数情報発生回路２の出力は位相角計算回
路３の第１の入力端子に加わる。位相角計算回路
３の出力はその第２の入力端子と波形合成回路８
の入力端子Ａに接続される。高調波制御信号発生
回路４の出力は加算回路６の第１の入力端子に接
続される。加算回路６の第２の入力には図示しな
い他の回路からの制御信号が入力する。加算回路
６の出力は波形合成回路８の入力端子Ｂに入力す
る。エンベロープ乗算回路７の第１の入力には波
形合成回路８の出力端子Ｃが、第２の入力にはエ
ンベロープ制御信号発生回路５の出力がそれぞれ
接続される。エンベロープ乗算回路７の出力は図
示しないデジタル−アナログ変換回路DACに接
続される。鍵盤１は押下された鍵の位置情報や押
下された鍵のタイミング信号を発生する回路であ
り、鍵の位置情報は周波数情報発生回路２に、鍵
のタイミング信号は高調波制御信号発生回路４、
エンベロープ制御信号発生回路５にそれぞれ入力
する。周波数情報発生回路２は前述の押下された
鍵の位置情報から、その鍵に対応した周波数情報
すなわち位相角情報を発生する回路であり、たと
えば特定のクロツクによつて順次位相角情報を出
力する。位相角計算回路３は第１の入力端子と第
２の入力端子とに印加される情報を加算し出力す
る。位相角計算回路３の出力は位相角計算回路３
の第２の入力端子に加わるので周波数情報発生回
路２より発生した位相角情報は特定のクロツクに
よつて順次位相角計算回路３の内容に加算され
る。すなわち位相角計算回路３によつて周波数情
報発生回路２より発生した位相角情報は累算され
る。その累算は１周期単位で行なわれ、１周期以
上の位相角となつた場合には１周期の位相が減算
される。第１図の実施例においては、たとえば
2¹²を１周期の位相角（即ち2πに相当する）とし、
それ以上の値となつた時には、キヤリーが出力さ
れるがそのキヤリーを使用していないので、結果
的には１周期分の位相角を減算したものとなつて
いる。位相角計算回路３の出力は波形合成回路８
の入力端子Ａに入力する。高調波制御信号発生回
路４には前記タイミング信号が入力し、高調波制
御信号発生回路４によつて例えば時間と共に高調
波成分を変化させるための音色制御信号に変換さ
れる。その出力すなわち音色制御信号は加算回路
６において外部からの制御信号例えば外部の操作
子によつて音色を変化させるための制御信号と加
算される。加算回路６は外部から制御信号を入力
しない場合には省略も可能である。加算回路６の
出力は波形合成回路８の出力端子Ｂに加わる。波
形合成回路８は入力端子Ａより出力する均一レー
トで変化する位相角を表わすアドレス信号から１
周期間にわたつてレートが変化する修正アドレス
信号を得、波形をアクセスするための回路であ
り、入力端子Ｂより入力する制御信号によつてそ
のレートは変化する。

たとえば、波形合成回路８は第２図に示す様に
割算回路９と波形メモリ１０より成る。割算回路
９は入力端子Ａより入力する位相角を特定の位相
角範囲で入力端子Ｂより入力する音色制御信号即
ち高調波制御信号によつて割算し、他の特定範囲
で異なる値でさらに割算する様な動作をする。す
なわち、波形合成回路８において位相角の進み方
が１周期にわたつて一定ではなく、変化する様に
なされたものである。その結果は波形合成回路８
内の波形メモリ１０をアクセスし、波形データが
出力端子Ｃより出力される。この時のメモリのア
クセスは１周期にわたつて一定ではなく１周期内
で変化するので、波形メモリ１０に格納されてい
る波形の位相を歪ませた波形データが出力端子Ｃ
より出力される。

鍵盤１のタイミング信号はさらにエンベロープ
制御信号発生回路５に入力する。エンベロープ制
御信号発生回路５は、出力する楽音の振幅を変化
させる制御データを発生する。その出力すなわち
エンベロープ信号はエンベロープ乗算回路７に入
力する。一方、波形合成回路８の出力端子Ｃより
出力された波形データがエンベロープ乗算回路７
に入力しており、エンベロープ乗算回路７におい
てその波形データとエンベロープ信号が乗算さ
れ、出力される。

第３図は第２図に示した本発明の実施例の波形
合成回路８の構成をされに詳細に示した回路図で
ある。図中における記号は略されており、それぞ
れの記号ａ，ｃはｂ，ｄに示す構成となつてい
る。第４図ａはｂにおけるFETのゲート回路を
表わし、ソース、ドレインがゲート回路の入出力
に、ゲートが制御入力端子に対応している。第４
図ｃはｄの入力の排他的論理オアゲートを表わし
ている。入力端子Ｎはゲート群Ｇ１とゲート群Ｇ
２に接続されている。ゲート群Ｇ１，Ｇ２の他端
は排他的論理オア群EOR１に接続され、その出
力信号は排他的論理オア群EOR２を介して割算
器DIVの入力Ａ０〜Ａ１１に入力する。ゲート群
Ｇ１は入力端子Ｎの各ビツト位置Ｎ０〜Ｎ１１が
上位ビツトに１ビツトシフトされる様に接続され
ており最下位ビツトはローレベル（グランドレベ
ル）が入力する様に接続されている。ゲート群Ｇ
２の制御入力端子には制御端子SATが接続され、
ゲート群Ｇ１の制御入力端子には制御端子SAT
がインバータＩ１を介して接続される。アンドゲ
ートAND１の第１の入力には制御端子SIPが接
続され、第２の入力には入力端子ＮのビツトＮ１
１が入力し、その出力は排他的論理オア群EOR
１の第２の入力に共通に接続される。

入力端子ＭのビツトＭ０〜Ｍ１０は排他的論理
オア群EOR３を介して、ビツトＭ１１はゲート
Ｇ３と排他的論理オア群EOR３を介して割算器
DIVの入力Ｂ０〜Ｂ１１に入力する。排他的論理
オア群EOR３のビツトＭ１１に対応する入力に
は他方が接地されたゲートＧ４が接続されてお
り、その制御入力端子には制御端子SATが接続
される。一方ゲートＧ３の制御入力端子には制御
端子SATがインバータＩ２を介して接続される。
コンパレータCOMPの第１の入力Ａ１１〜Ａ０
には排他的論理オア群EOR１の出力が、第２の
入力B₁₁〜B₀には排他的論理オア群EOR３に入力
するのと同じ信号が入力し、その比較出力OUT
はアンドゲートAND２の第１の入力に接続され
る。アンドゲートAND２の第２の入力には制御
端子SATが接続され、その出力は排他的論理オ
ア群EOR２、排他的論理オア群EOR３の夫々の
第２の入力に共通に入力する。

割算器DIVの演算出力Ｄ０〜Ｄ１１はゲート群
Ｇ５，Ｇ６を介してリードオンリメモリROMの
アドレス入力に入力する。リードオンリメモリ
ROMには余弦波の半波長分の波形振幅値が記憶
されており、出力が全てローレベルの時−１にハ
イレベルの時＋１に対応している。制御端子
SQUはゲート群Ｇ５の制御入力端子と、インバ
ータＩ３を介してゲート群Ｇ６の制御入力端子に
接続される。リードオンリメモリROMの出力Ｏ
０〜Ｏ１０は排他的論理オア群EOR４を介して
出力される。制御端子SQUとビツトＮ１１はア
ンドゲートAND３にそれぞれ入力し、その出力
は排他的論理オア群EOR４の入力に共通に入力
する。

第３図における本発明の実施例においては、入
力端子Ｎ，Ｍがそれぞれ第１図における波形合成
回路８の入力Ａ，Ｂに対応する。すなわち入力端
子Ｎには第１図の位相角計算回路３の出力例えば
12ビツトの位相角データＮ０〜Ｎ１１が入力し、
入力端子Ｍには第１図の加算回路６からの例えば
12ビツトの音色制御データ即ち変調深さデータＭ
０〜Ｍ１１が入力する。

この回路は上述したようにSAT、SIP、SQU
の３個の制御端子を有し、そのいずれかを選択す
ることによつて、すなわち前述の制御端子のうち
の１個にハイレベルを入力することによつて、入
力端子Ｍより入力した信号によつて波形が様々な
変化をする。

先ず、制御端子SATにハイレベル信号を制御
端子SIP、SQUにローレベル信号を入力した時に
は鋸歯状波が発生する。制御端子SIP、SQUにロ
ーレベル信号が入力すると、アンドゲートAND
１、AND３の出力はローレベル信号となり、排
他的論理オア群EOR１、EOR４はバツフアとし
て動作する。またゲート群Ｇ５の制御入力端子に
はローレベル信号が入力するのでゲート群Ｇ５は
オフとなる。さらにインバータＩ３にローレベル
信号が入力するので、その出力はハイレベルとな
り、ゲート群Ｇ６の制御入力端子にはその出力す
なわちハイレベル信号が入力するのでゲート群Ｇ
６はオンとなる。すなわち割算器DIVの出力Ｄ１
〜Ｄ１１がリードオンリメモリROMのアドレス
Ａ０〜Ａ１０にそれぞれ入力する。

一方制御端子SATにはハイレベル信号が入力
しているのでゲート群Ｇ２はオンとなり、インバ
ータを介して入力しているゲート群Ｇ１の制御入
力端子にはローレベル信号が入力しているので、
ゲート群Ｇ１はオフとなる。すなわち入力Ｎの各
ビツトＮ０〜Ｎ１１が割算器DIVの入力Ａ０〜Ａ
１１に排他的論理オア群EOR２を介して入力す
る。また制御端子SATにハイレベル信号が入力
するとゲートＧ４がオン、ゲートＧ３がオフとな
り、割算器DIVの入力Ｂ１１に対応する排他的論
理オア群EOR３の入力はローレベルとなる。

入力端子Ｎに入力する値と入力端子Ｍに入力す
る値がコンパレータCOMPによつて比較される。
入力端子Ｎに入力した値が入力端子Ｍに入力した
値より小の時には比較出力OUTよりローレベル
信号が出力され、アンドゲートAND２を介して
そのローレベル信号は排他的論理オア群EOR２、
EOR３に入力する。その結果排他的論理オア群
EOR２、EOR３はバツフアとして動作する。位
相角が順次進み入力端子Ｎに入力する値が入力端
子Ｍに入力する値より大きくなるとコンパレータ
COMPの比較出力OUTよりハイレベル信号が出
力される。これによつてアンドゲートAND２の
出力がハイレベルとなり、その出力は排他的論理
オア群EOR２、EOR３に入力しているので、排
他的論理オア群EOR２、EOR３がインバータ動
作となる。

すなわち制御端子SATにハイレベル信号と、
制御端子SIP、SQUにローレベル信号を入力した
時には、位相角計算回路３より発生して入力端子
Ｎより入力した値すなわち位相角アドレス値NX
に対して演算にてその値に歪を与え、あらたなす
なわち演算後の位相角アドレス値LXによりリー
ドオンリメモリROMに記憶されている波形を読
みだし波形を変化させる。第５図はその波形図を
示す。横軸は時間ｔを、縦軸は振幅の正規化値を
示す。波形AXは変調深さ情報MXがMX＝Ｔ／
２の場合、波形BXはMX＜Ｔ／２の場合であり、
ここでＴは波形の１周期を表わす。この動作にお
いてはコンパレータCOMPの比較結果によつて
割算器DIVに入力する値が変化するので１周期を
二つの条件に分けて説明する。NX≦MXの場合
にはリードオンリメモリROMに格納されている
余弦波の1/2周期の長さが変調深さ情報となる様
に動作する。すなわち、この条件中の位相角アド
レス値の値NX１に対してこの時のLX１は LX１＝NX１／MX・Ｔ２……(1) となる。尚、割算器DIVにおいてはバイナリ演算
であり、周期も２のベキ乗の値であるので、第３
図に示した本発明の実施例においては、特に(1)式
右辺のＴ／２を乗じていないが、割算器DIVの出
力は小数点以下の値を出力しており、出力Ｄ１１
が２進の小数点以下第１位、出力Ｄ１０を２進の
小数点以下第２位と順次なり、その値を１ビツト
下位にシフトしてリードオンリメモリROMのア
ドレスとしているので、等価的にＴ／２を乗じた
結果となつている。

NX＞MXの場合にはリードオンリメモリ
ROMに格納されている余弦波の残りの1/2周期
がＴ−MXとなる様に動作する。すなわち、この
条件中のMXの値NX２に対してこの時の演算後
の位相角アドレス値LX２は Ｔ−LX２＝（Ｔ−NX２）／（Ｔ−MX） ・Ｔ／２……(2) を満足する。

ここで周期Ｔがこのベキ乗であるので Ｔ−MX＝、Ｔ−NX２＝２、 Ｔ−LX２＝２となり、演算後の位相角アド
レス値LX２は LX２＝２／・Ｔ／２……(3) で表わされる。ここで記号上部の−はそれぞれの
インバート信号を示す。第３図の回路において
は、この条件すなわちNX＞MXとなるとコンパ
レータCOMPの出力はハイレベルとなり、アン
ドゲートAND２を介してハイレベル信号が排他
的論理オア群EOR２、EOR３に入力するので、
排他的論理オア群EOR２、EOR３はインバータ
動作となり、割算器DIVにはそれぞれと
が入力する。その出力すなわちLX２はインバー
トされていないが、リードオンリメモリROMに
入力している波形は1/2波長の余弦波であるので、
LXを入力してもを入力しても同じで、その出
力はインバートせずにそのままリードオンリメモ
リROMのアドレスに入力する。そのアドレス値
によつてリードオンリメモリROMの波形データ
が出力される。その値が第５図の波形BXであ
る。これによつてリードオンリメモリROMは余
弦波の半波長を記憶するだけでよく、記憶容量は
半分でよい。リードオンリメモリROMからの波
形の読出しは０＜NX≦MXの範囲で半波長とな
り、残り MX＜NX＜Ｔで半波長となつている。その結果
MXがＴ／２より小さい場合には鋸歯状波とな
る。

この鋸歯状波の波形の音色すなわち換言するな
らばスペクトラムはMXによつて変化する。第６
図、第７図は本発明の実施例における前述動作の
出力波形ａとそのスペクトラムｂをそれぞれ示
す。第６図はMX＝Ｔ／２の場合であり、この時
の変調深さを100％とする。第７図はMX＝Ｔ／
８の場合であり、変調深さは25％である。第６図
のａ、第７図のａの横軸は時間ｔ、縦軸は振幅を
示す。第６図のｂ、第７図のｂの横軸は周波数
、縦軸はその各周波数の振幅を示す。第６図に
おけるMXが100％の時はリードオンリメモリ
ROMに格納されている余弦波が等時間間隔で順
次くりかえし読出されるので、高調波成分はな
く、基本波のみとなる。第７図におけるMXが25
％の時はリードオンリメモリROMに格納されて
いる余弦波が半波長単位で読出す時間間隔が異な
るので、鋸歯状波となりそのスペクトラムは基本
波と２次、３次…等の高次の高調波を有する。
MXが25％の時のみ説明したがMXの値の変化に
よつてそれらの高次の高調波は変化する。

次に制御端子SQUにハイレベル信号１制御端
子SAT、SIPにローレベル信号を入力した時には
矩形波を発生する。

制御端子SATにローレベル信号を入力すると
ゲートＧ４はオフとなり、インバータＩ２を介し
てゲートＧ３の制御端子にハイレベルが入力する
ので、ゲートＧ３はオンとなる。またアンドゲー
トAND２もローレベル信号が入力するので、そ
の出力もローレベルとなり、排他的論理オア群
EOR２、EOR３はバツフアとして動作する。こ
の時コンパレータCOMPは動作はするがその出
力がアンドゲートAND２に入力しているので全
体の動作には影響を与えない。これによつて入力
端子Ｍより入力した信号は割算器DIVに各ビツト
Ｍ０〜Ｍ１１が各ビツトＢ０〜Ｂ１１に対応して
そのまま入力する。一方、制御端子SIPにローレ
ベル信号が入力しているのでゲート群Ｇ２はオフ
となり、インバータＩ１を介してゲート群Ｇ１の
制御端子にハイレベル信号が入力するのでゲート
群Ｇ１はオンとなる。またアンドゲートAND１
にもローレベル信号が入力するので、アンドゲー
トAND１の出力もローレベルとなり、排他的論
理オア群EOR１はバツフアとして動作する。こ
れによつて入力端子Ｎより入力した信号は割算器
DIVに各ビツトＮ０〜Ｎ１０が各ビツトＡ１〜Ａ
１１に対応して入力する。すなわち１ビツトシフ
トして割算器DIVに入力する。割算器DIVの入力
Ａ０にはゲート群Ｇ１の入力Ａ０に対応したゲー
トが接地されているので、ローレベル信号が入力
する。制御端子SQUにはハイレベル信号が入力
しているのでゲート群Ｇ５がオンとなり、ゲート
群Ｇ６の制御端子にはインバータＩ３を介してロ
ーレベル信号が入力するのでオフとなる。その結
果リードオンリメモリROMのアドレスＡ０〜Ａ
１０には割算器DIVの出力Ｄ０〜Ｄ１０が対応し
て入力する。尚、割算器DIVの出力Ｄ１１は使用
されない。さらに、アンドゲートAND３にもハ
イレベル信号が入力するので、入力端子ＮのＭ１
１はアンドゲートAND３を介して排他的論理オ
ア群EOR４に入力する。すなわち入力端子Ｎよ
り入力したデータのトツプビツトＮ１１がローレ
ベルの時は排他的論理オア群EOR４はバツフア
として、またハイレベルの時はインバータとして
動作する。

ここで入力端子Ｎより入力する値を前述と同様
にNXとし、さらに1/2周期すなわちＴ／２以前
の時の値をNX１，Ｔ／２以後の時の値をNX２
とする。NX１とNX２は上位ビツトＮ１１が異
なり、NX１はＮ１１がローレベル、NX２はＮ
１１がハイレベルとなる。

NX≦Ｔ／２の時には前述した様に上位ビツト
Ｎ１１はローレベルとなる。その結果、アンドゲ
ートAND３の出力もローレベルとなり、その出
力は排他的論理オア群EOR４に入力しているの
で、排他的論理オア群EOR４はバツフアとして
動作する。この状態においてNX≦MXの時に
は、アドレス値すなわち割算器DIVの出力Ｄ１〜
Ｄ１１は1/2波長の波形を記憶しているリードオ
ンリメモリROMのアドレスをアクセスする。上
位ビツトＤ１１はオープンであるので、この範囲
すなわちNX≦Ｔ／２において、全てのリードオ
ンリメモリROMに記憶されているデータが指定
されてリードオンリメモリROMより出力され
る。この状態においてはアンドゲートAND３の
出力がローレベルであるのでリードオンリメモリ
ROMの出力がそのまま、端子Ｃより出力され
る。一方Ｔ／２≧NX＞MXの時には割算器DIV
の出力は全てハイレベルとなる。これは割算器
DIVの出力は小数点以下の値を出力しており、１
以上の場合には全てハイレベルとなる様に回路が
構成されているからである。すなわち、Ｔ／２≧
NX＞MXの時には出力は全てハイレベルである
のでリードオンリメモリROMの出力はリードオ
ンリメモリROMに記憶されている1/2波長の最
終値となる。NX＞Ｔ／２の時には、上位ビツト
Ｎ１１はハイレベルとなる。その結果アンドゲー
トAND３の出力もハイレベルとなり、その出力
は排他的論理オア群EOR４に入力しているので、
排他的論理オア群EOR４はインバータとして動
作する。この状態において上位１ビツトすなわち
Ｎ１１を除いた入力端子Ｎより入力した値NX′が
NX′≦MXの時には割算器DIVの出力は前述の
NX≦MXの時と同じ動きとなる。しかしながら
この時のリードオンリメモリROMの出力は排他
的論理オア群EOR４によつてインバートされ、
さらにリードオンリメモリROMに記憶されてい
る波形は余弦波の1/2波長であるので、端子Ｃよ
り出力される波形はNX≦MXの時と逆に変化す
る。NX≧MXの時には割算器DIVの出力は全て
ハイレベルとなり、排他的論理オア群EOR４が
インバータとして動作しているので、端子Ｃより
出力される値はリードオンリメモリROMの出力
される値と逆の値となる。第８図はその波形図を
示す。

横軸は時間ｔを、縦軸は振幅の正規化値を示
す。波形AXは変調深さ情報MXがMX＝Ｔ／２
の場合、波形BX′はMX＜Ｔ／２の場合の波形で
ある。前述した様に１周期の半分すなわち前半
Ｔ／２においては、NX≦MXの時には演算後の
位相角アドレス値LX１はこの時のNXの値NX１
に対して LX１＝NX１／MX・Ｔ／２……(4) となる。さらにNX＞MXの時にはこの時の演算
後の位相角アドレス値LX１′は前述した様にその
時のNXの値NX１′に関係なく LX１＝Ｔ／２……(5) となる。先にも述べたが、第３図の本発明の実施
例においては特にＴ／２を乗じていないが、割算
器DIVにおいてはバイナリ演算であり、周期Ｔも
このベキ乗の値であるので、各ビツトの接続によ
つて等価的にＴ／２を乗じた結果となつている。
後半の1/2周期においてはこの時のNX、LXの値
NX２、LX３は(4)，(5)式と同じとなる。前半の
１／２周期とほぼ同じ動作となるが、リードオンリ
メモリROMの出力が排他的論理オア群EOR４に
よつてインバートされているので、その振幅は反
転した波形となる。これによつてBX′の様な矩形
波となり、その矩形波の波形の音色すなわち換言
するならばスペクトラムはMXによつて変化す
る。

第９図は本発明の実施例における前述動作の変
調深さが25％の時の出力波形ＡとスペクトラムＢ
をそれぞれ示す。第９図は第６，７図と同様にＡ
の横軸は時間ｔ、縦軸は振幅を示す。またＢの横
軸は周波数、縦軸はその各周波数の振幅を示
す。変調深さ100％すなわちMX＝Ｔ／２の場合
には余弦波となり、第６図に示した波形とスペク
トラムになる。しかし、第９図に示す様に、変調
深さが100％未満の時には高調波を発生し、その
高調波は３次、５次、７次…の様に奇数次の高調
波となる。これらの奇数次の高調波はMXによつ
て変化する。またこの動作においては偶数次の高
調波は発生しない。

また、制御端子SIPにハイレベル信号、制御端
子SAT、SQUにローレベル信号を入力した時に
はインパルス状の波形を発生する。

制御端子SATにローレベル信号を入力すると
ゲートＧ４はオフとなり、インバータＩ２を介し
てゲートＧ３の制御端子にハイレベルが入力する
ので、ゲートＧ３がオンとなる。またアンドゲー
トAND２にもローレベル信号が入力するので、
その出力もローレベルとなり、排他的論理オア群
EOR２、EOR３はバツフアとして動作する。こ
の時コンパレータCOMPは動作はするが、その
時の出力がアンドゲートAND２に入力している
ので、全体の動作には影響を与えない。これによ
つて端子Ｍより入力した信号は割算器DIVに各ビ
ツトＭ０〜Ｍ１１が各ビツトＢ０〜Ｂ１１に対応
して入力する。制御端子SQUにローレベル信号
が入力するとAND３の出力はローレベルとなり、
その出力すなわちローレベル信号が排他的論理オ
ア群EOR４に入力しているので、排他的論理オ
ア群EOR４はバツフアとして動作する。またゲ
ート群Ｇ５の制御入力端子にはローレベル信号が
入力するので、Ｇ５はオフとなる。さらにインバ
ータ１３にもローレベル信号が入力するので、そ
の出力はハイレベルとなり、ゲート群Ｇ６の制御
入力端子にはその出力すなわちハイレベル信号が
入力するのでゲート群Ｇ６はオンとなる。これに
より、割算器DIVの各出力Ｄ１〜Ｄ１１は、リー
ドオンリメモリROMの各アドレスＡ０〜Ａ１０
にそれぞれ入力する。また割算器DIVの最下位ビ
ツトＤ０はオープン状態となる。さらに排他的論
理オア群EOR４にもローレベルが入力し、排他
的論理オア群EOR４はバツフアとして動作する
のでリードオンリメモリROMの出力Ｏ０〜Ｏ１
１は端子Ｃより出力される。

インバータＩ１は制御端子SATからの入力す
なわちローレベル信号が入力し、その出力がゲー
ト群Ｇ１のゲートに入力しているので、ゲート群
Ｇ１がオンとなる。この時ゲート群Ｇ２はオフで
あるので、入力端子Ｎより入力した信号Ｎ０〜Ｎ
１１は最上位ビツトＮ１１をのぞいて割算器DIV
の入力Ａ１〜Ａ１１に排他的論理オア群EOR１
を介してそれぞれ入力する。入力Ａ０にはローレ
ベル信号が排他的論理オア群EOR１を介して入
力する。アンドゲートAND１には制御端子SIP
の入力すなわちハイレベル信号が入力し、他方の
入力に入力端子Ｎの最上位ビツトＮ１１が入力し
ているので、排他的論理オア群EOR１は、入力
端子Ｎの最上位ビツトＮ１１がローレベルの時バ
ツフアとして、ハイレベルの時インバータとして
動作する。

入力端子Ｎより入力した信号NXが１周期Ｔの
１／２より小さい場合には、NX≦MXにおいてリ
ードオンリメモリROMを順次アクセスする。こ
れによつてこの間すなわちＯ＜NX≦MXは半波
長の余弦波が端子Ｃより出力される。またNX＞
MXの時には割算器DIVの出力は全てハイレベル
となる。これは前述した様に割算器DIVの出力は
小数点以下の値を出力しており、１以上の場合に
は全てハイレベルとなる様に回路が構成されてい
るからである。すなわち、NX＞MXの時には出
力は全てハイレベルであるのでリードオンリメモ
リROMの出力はリードオンリメモリROMに記
憶されている1/2波長の最終値となる。そして、
NX＞Ｔ／２の場合には、上位ビツトＮ１１はハ
イレベルとなる。その結果アンドゲートAND１
の出力もハイレベルとなり、その出力はEOR１
に入力しているので排他的論理オア群EOR１は
インバータとして動作する。最上位ビツトＮ１１
を除いた入力端子Ｎより入力した値のインバート
値NX′がNX′≧MXの時には、割算器DIVの演算
結果が１以上であるので割算器DIVの出力はすべ
てハイレベルとなる。これによつてこの間のリー
ドオンリメモリROMの出力は余弦波の半波長の
最終値となり、端子Ｃより出力される。また
NX′＜MXの時には、NXが順次大となるにした
がつてNX′が小となるので、前述したNX＜Ｔ／
２の場合で NX≦MXの時と逆の順序でリードオンリメモ
リROMをアクセスする。

この結果、MX＜NX＜Ｔ−MXにおいては出
力は一定となり、その他の範囲すなわち NX＜MX、Ｔ−MX＜NXにおいてリードオ
ンリメモリROMに格納された波形が出力され
る。

第１０図はその波形図を示す。横軸は時間ｔ
を、縦軸は振幅の正規化値を示す。波形AXは変
調深さ情報MXがMX＝Ｔ／２の場合、波形
BX″はMX＜Ｔ／２の場合の波形である。NX＜
MX、Ｔ−MX＜NXのそれぞれを満足するNX
の値NX１、NX２において、その時のリードオ
ンリメモリROMのアドレスLX１、LX２はそれ
ぞれLX１＝NX１／MX・Ｔ／２……(6) LX２＝２′／MX・Ｔ／２……(7) となる。ここでNX２′はNX２の最上位ビツトＮ
１１を零とした時の値である。また MX＜NX＜Ｔ−MXにおいては一定となる。
この時の値はリードオンリメモリROMに格納さ
れている1/2波長の余弦波の最終値である。

第１１図に本発明の実施例における前述動作の
変調深さが25％の時の出力波形Ａとスペクトラム
Ｂをそれぞれ示す。第１１図Ａの横軸は時間ｔ、
縦軸は振幅を示す。またＢの横軸は周波数、縦
軸はその各周波数の振幅を示す。この条件の場合
において変調深さ100％すなわちMX＝Ｔ／２の
場合には余弦波となり、第６図に示した波形とス
ペクトラムになる。しかし、第１１図に示す様
に、変調深さが100％未満の時には高調波を発生
し、そのスペクトラムは前述の制御端子SATあ
るいは制御端子SQUをハイレベルとした時のス
ペクトラムと異なつており、８次、12次、16次…
の様な高次の高調波を有さないものとなつてい
る。

以上の本発明の実施例においては割算回路を用
いているが、これは掛算回路でも可能である。さ
らに本発明の実施例の波形発生回路を複数用いて
特有の波形を合成することにより様々な波形を得
ることが可能となる。この時の合成では基本波の
位相を変えることによつても様々な波形を得るこ
とができる。また、変調深さ信号すなわち波形可
変信号を時間的に変化させることにより、それに
対応して波形が時間的に変化する信号を得ること
ができる。従つて、時間と共に高調波成分が変化
する波形を極めて容易に得られる。

さらに本発明の実施例においては３種類すなわ
ち鋸歯状波、矩形波、インパルス状波の基本的波
形形状のものを発生できる様に構成されているが
これは一波のみ発生することも可能である。ま
た、さらに本発明の実施例においてはリードオン
リメモリROMに格納されて波形は余弦波である
がこれは正弦波や三角波でも可能である。

以上述べた様に本発明によれば簡単なデジタル
回路によつてスペクトラムの包絡がなめらかに変
化する波形を発生することが可能となるばかりで
なく、高次の高調波を除去した矩形波、鋸歯状波
等の波形を得ることが可能となる。さらに、その
高調波の含まれ方換言するならばそれらの波形の
形状を簡単に変えることができ、またその波形の
形状を時間的に変化させることが可能となる。そ
して、この発明によれば、変調信号の大きさと、
波形の歪み方従つて高調波成分の含み方との関係
が極めて簡単に認識で、操作性の向上がはかれ
る。また、変調度を０とすれば、記憶手段に記憶
されている原波形がそのまま読み出せ、変調度を
大きくするにつれて、波形の歪み方が変化するこ
とにより、音色制御が簡単に行える。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、第２図は第
１図における波形合成回路の構成図、第３図は第
２図における割算回路並びに波形メモリの回路構
成図、第４図は第３図に示された記号の説明図、
第５，８，１０図は本発明の波形形成を説明する
波形図、第６図のａ、第７図のａ、第９図のＡ、
第１１図のＡは本発明の実施例による出力波形
図、第６図のｂ、第７図のｂ、第９図のＢ、第１
１図のＢはそれぞれの出力波形に対するスペクト
ラム図である。 ４……高調波制御信号発生回路、６……加算回
路、８……波形合成回路、９……割算回路、１０
……波形メモリ、Ｇ１，Ｇ２，Ｇ５，Ｇ６……ゲ
ート群、EOR１……EOR４……排他的論理オア
群、DIV……割算器、Ｉ１〜Ｉ３……インバー
タ、AND１〜AND３……アンドゲート、Ｇ３，
Ｇ４……ゲート、COMP……コンパレータ、
ROM……リードオンリメモリ。

Claims (1)

1. 【特許請求の範囲】 １ 波形情報を記憶する記憶手段と、 この記憶手段に記憶された前記波形情報を読み
   出すために、生成すべき波形の周波数に対応し、
   波形一周期にわたり均一レートで変化する位相角
   を表わすアドレス信号を発生するようにしたアド
   レス信号生成手段と、 前記記憶手段に記憶された前記波形情報を位相
   が歪んだ形状の波形を表現する波形情報として読
   み出す際の位相の変調度合を決定する変調信号を
   発生する変調信号生成手段と、 前記アドレス信号生成手段から発生される前記
   アドレス信号を、前記変調信号生成手段から発生
   する前記変調信号に基づき、波形一周期において
   歩進レートが変化する修正アドレス信号に修正し
   て発生する修正手段と、 この修正手段から発生する前記修正アドレス信
   号にて前記記憶手段をアクセスし、前記アドレス
   信号生成手段が発生する前記アドレス信号に従つ
   て決定される周波数をもち、前記変調信号生成手
   段から発生する前記変調信号に従つた量だけ、前
   記記憶手段に記憶された前記波形情報にて表現さ
   れる波形から歪んだ形状の波形を表わす波形情報
   を出力させるアクセス手段と、 を具備したことを特徴とする波形発生装置。 ２ 前記変調信号生成手段が発生する前記変調信
   号は、前記記憶手段に記憶された前記波形情報に
   て表現される波形の1/2周期の波形情報を読み出
   す期間を決定するようにし、この変調信号と前記
   アドレス信号とを入力することによつて前記修正
   手段は、所定の演算を実行し、前記変調信号にて
   指定される期間を前記アドレス信号が歩進する間
   に、前記1/2周期の波形情報を前記記憶手段から
   読み出すための修正アドレス信号を生成し、前記
   変調信号にて指定される期間を除く一周期の残余
   の期間の少なくとも一部の期間を前記アドレス信
   号が歩進する間に、のこりの1/2周期の波形情報
   を前記記憶手段から読み出すための修正アドレス
   信号を生成するようにしたことを特徴とする特許
   請求の範囲第１項記載の波形発生装置。