JPH0239471A - Ｍｏｓ電界効果トランジスタと導電体構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 高融点金属シリサイドを用いたＭＯｓｇ界効果トランジ
スタに関し、 低濃度ドレイン領域形成用のイオン注入工程に先立つ酸
化工程の際に、角状の突起物の発生を防止できる高融点
金属シリサイドゲート構造を有するＭＯｓｔ界効果トラ
ンジスタを提供することを目的とし、 ＭＯ３電界効果トランジスタにおいて、多結晶シリコン
−高融点金属シリサイド−多結晶シリコンの３層構造の
導電体構造を用いてゲート電極を形成するように構成す
る。

［産業上の利用分野コ 本発明は、ＭＯｓｔ界効果トランジスタと導電体構造と
に関し、特に高融点金属シリサイドを用いたＭＯ３電界
効果トランジスタと導電体構造とに関する。

モリブデンシリサイドやタングステンシリサイド等の高
融点金属シリサイドはその低抵抗率等に着目して、研究
利用が勧められている。

ＭＯ３電界効果トランジスタ、特にメモリデバイス内の
ＭＯｓｔ界効果トランジスタは集積度の向上と共に縮小
化の傾向をとっている。高集積化に対応するなめに、ゲ
ート電極等の配線も薄くなっている。

［従来の技術］ ＭＯ３電界効果トランジスタのゲート配線等の・導電層
の厚さが薄くなると、導電層の配線抵抗が増大してしま
う、薄い導電層の抵抗を低くするための一つの手段は、
導電層材料に高融点金属のシリサイドを単独または組み
合わせで用いることである。たとえば、多結晶シリコン
層の場合、第７図に示すように、ゲート構造７を高融点
金属シリサイド層３と多結晶シリコン層２との積層構造
として多結晶シリコン層２に不純物を高濃度にドブする
。このようにすることで実効配線抵抗を下げるようにし
ている。このような多結晶シリコン層２と高融点金属シ
リサイド層３との積層導電体構造はＭＯ３電界効果トラ
ンジスタ１０のゲート構造７として利用する他、配線そ
の他の導電体として利用できる。

半導体装置等の製造工程においては、色々の高温プロセ
スが行われる。たとえば、■Ｃ内に用いているＭＯｓｔ
界効果トランジスタで、ショートチャネル効果緩和のた
め低濃度ドレイン領域構造を採っている。この低濃度ド
レイン領域となるｎ　型領域を作るためにはイオン注入
を行う。このイオン注入は、ゲート構造の形成後に行わ
れるが、イオンを直接シリコン等の基板に注入すると、
結晶中のある方向については何も遮蔽物がないかのよう
にイオンが結晶中深く進入（チャネリング）してしまう
、そこで、この注入イオンのチャネリングを防ぐために
、イオン注入の方向を選ぶと共に基板表面を酸化膜で覆
う、このため、酸化性雰囲気中でシリコン基板を高温に
保持し、酸化をさせる。このように−皮酸化したシリコ
ン基板に、酸化膜を通してイオンを注入するようにして
いる。

［発明が解決しようとする課題］ 酸化性雰囲気中での高温過程があると、高融点金属シリ
サイドは酸化反応にさらされる。

たとえば、第７図に示すＭＯｓｔ界効果トランジスタ１
０の低濃度トレイン領域のイオン注入工程の際、シリコ
ン基板１の酸化工程の時、シリコン基板だけでなくゲー
ト導電体も酸化性雰囲気にさらされている。高融点金属
シリサイドのゲート構造の場合、多結晶シリコン層２の
上に、高融点金属シリサイド層３が形成され、その上に
保護用ないしパターニング用の酸化シリコン層５が形成
されている。上面は酸化シリコン層５が覆っているが、
側面では高融点金属シリサイド層３とその下の多結晶シ
リコン層２が露出し、酸化性雰囲気によって同時に酸化
される。高融点金属シリサイドの酸化においては、酸化
は高融点金属ではなくシリコンにおいて優先的に進む、
酸化されるシリコンはシリサイドおよび周囲のシリコン
、たとえば下地多結晶シリコン、から供給される。しか
し、酸化条件、たとえば酸化炉の状態によっては、高融
点金属シリサイドの高融点金属が酸化されてしまう、こ
の高融点金属自体の酸化を異常酸化と呼ぶ。

ＭＯ３電界効果トランジスタの高融点金属シリサイドゲ
ートの場合のように、酸化シリコン層に覆われた高融点
金属シリサイド層の側壁が酸化される場合、高融点金属
シリサイド層から角のような突起が発生し、成長するこ
とがある。この突起はパターン精度を低下するのみでな
く、導電性であり、短絡等の原因ともなる。この現象は
ＭＯ３電界効果トランジスタに限らず、酸化シリコン等
に覆われた高融点金属シリサイド層の導電体構造が酸化
される時に見られる。

本発明の目的は、低濃度ドレイン領域形成用のイオン注
入工程に先立つ酸化工程の際に、角状の突起物の発生を
防止できる高融点金属シリサイドを用いたゲート構造を
有するＭＯ３電界効果トランジスタを提供することであ
る。

本発明の他の目的は、高温で酸化性雰囲気に露出されて
も５角状の突起等の事故発生を防止できる高融点金属シ
リサイドを用いた導電体構造を提供することである。

［課題を解決するための手段〕 第１図に本発明の原理図を示す。

図において、１は基板、２は第１の多結晶シリコン層、
３は高融点金属シリサイド層、４は第２の多結晶シリコ
ン層である。少なくとも、第１の多結晶シリコン層２は
ドーグされている。高融点金属はタングステン、モリブ
デン等である。

ＭＯ３電界効果トランジスタにおいて、多結晶シリコン
層２−高融点金属シリサイド層３−多結晶シリコン層４
の３層構造の導電体構造を用いてゲート電極を形成する
。

多結晶シリコン層２−高融点金属シリサイド層３−多結
晶シリコン層４の３層構造を用いて導電体構造を形成す
る。

［作用］ 角状の突起は高融点金属が酸化した場合、高融点金属の
酸化物（異常酸化物）生成時に働くストレスとその上の
酸化シリコン膜等との間のストレスの差によって、高融
点金属シリサイドそのもののグレインが外に押出されて
形成されることが判明した。

酸化工程中に高融点金属シリサイド層がら角状の突起が
発生するのを防止するには、多結晶シリコン層から高融
点金属シリサイド層へのシリコンの供給をもっと多くし
てやればよい。

高融点金属シリサイド層を上下の多結晶シリコン層で挾
むことにより十分量のシリコンを高融点金属シリサイド
層に供給することができる。

十分量のシリコンが供給されるので、高融点金属そのも
のが酸化されることがなく、角状の突起の発生を防止で
きる。

［実験的解析］ 角状の突起は高融点金属シリサイドそのものであること
が判った。

高融点金属シリサイドの突起が何故発生するのか、その
原因を究明するため、まず酸化膜で覆った高融点金属シ
リサイド層の平行配線のサンプルを形成し、酸化シリコ
ン層の厚さを変えて実験を行った。高融点金属シリサイ
ド層としては、厚さ２０００人のタングステンシリサイ
ド層を形成した。

多結晶シリコンと高融点シリサイドの積層構造の上に、
厚さ３０００人の酸化シリコン層を形成したサンプルと
厚さ３００人の酸化シリコン層を形成したサンダルとを
用意し、高温で酸化性雰囲気内に保持し、積極的に高融
点金属シリサイドが酸化されるようにした。

結果を概略的に第２図（Ａ）、（Ｂ）に示す。

高融点金属シリサイド層上に、３０００人の酸化シリコ
ン層を形成したサンダルでは、第２図（Ａ＞に示すよう
に、大きな角状突起が発生した。高融点金属シリサイド
層上に、３００人の薄い酸化シリコン層を形成したサン
プルでは、第２図（Ｂ）に示すように、配線層側部に異
常酸化が起き、小さな突起が発生したものの、大きな突
起はなく第２図（Ａ＞の場合と較べたとき、その差は明
瞭であった。

そこで、さらに高融点金属シリサイド層の上に窒化シリ
コン層を形成したサンプルと、多結晶シリコン層を形成
したサンプルとを準備し、酸化工程を経験させて結果を
調べた。この結果を概略的に第２図（Ｃ）、（Ｄ）に示
す。

窒化シリコン層で高融点金属シリサイド層を覆った場合
は、第２図（Ｃ）に示すように側面での異常酸化は起き
るものの、突起は発生しなかった。

多結晶シリコン層で高融点金属シリサイド層を覆ｔた場
合は、第２図（Ｄ）に示されるように異常酸化さえ起き
なかった。

高融点金属シリサイド層内には周囲に拡がろうとする引
っ張り応力が働いていると考えられる。

一方、酸化シリコン層内には縮まろうとする圧縮応力が
働いていると考えられる。高融点金属シリサイド層の側
面で高融点金属が酸化すると、高融点金属の異常酸化物
が膨れるが、ここに非常に大きな応力が発生すると考え
られる。この応力によって、弱い所を破って、高融点金
属シリサイド層が外に飛び出し、角状突起を形成すると
考えられる。窒化シリコン層はシリサイド層と同じ引っ
張り応力を持つと考えられるので、圧縮応力の酸化シリ
コン層の場合と較べると、働く応力が小さくなり、角状
突起の発生がなくなったものと思われる。しかし、異常
酸化は発生しているので、条件によっては角状突起、も
しくは同等の事故が発生することが考えられる。これに
対し、多結晶シリコン層で上も覆った場合は、異常酸化
さえ起きなかったので、シリコン供給量の不足に起因す
る角状突起もしくは同等の事故の発生は極めて低く抑え
られるものと考えられる。

［実施例］ 第３図にＭＯＳ電界効果トランジスタの実施例を示す。

ρ−型シリコン基板１の表面領域に間隙電圧コントロー
ルのために基板と同じ導電型の不純物を注入したチャネ
ル部１６が構成され、低濃度ｎ型ソース／ドレイン領域
１７ａ、１７ｂと高１度ｎ十型ソース／ドレイン領域１
８ａ、１８ｂとがｎチャネル１６を挾んで形成されてい
る。チャネル１６上にはゲート酸化１！！１５を介して
、多結晶シリコン層２、高融点金属シリサイド（ここで
はタングステンシリサイド）層３．多結晶シリコン層４
の３層構造を含むゲート構造７が形成されている。Ｍｏ
５ｔ界効果トランジスタ１０の外側を囲んで、下にチャ
ネルストッパのイオン注入層１３を備えた厚いフィール
ド酸化膜１４が形成されている。絶縁保護膜２３がゲー
ト構造７、フィルド酸化膜１４を覆い、ソース／ドレイ
ン領域１８ａ、１８ｂを開口内に露出し、そこにソース
／ドレインを極２６，２７が形成されている。ソスとト
レインは対称であるが、便宜上右側の電極２６をソース
電極、左側の電極２７をドレイン電極とする。ゲート構
造７が、第１の多結晶シリコン層２．高融点金属シリサ
イド層３．第２の多結晶シリコン層４で形成されている
ので、高融点金属シリサイド層３には常に十分量のシリ
コンを供給でき、低濃度ドレイン領域１７ａ、１７ｂの
形成に先立つ酸化工程で、角状突起が生じてバタン精度
を極度に悪くしたり、短絡を生じたりすることがない。

以下に第４図（Ａ）〜（Ｆ）を参照して第３図に示すＮ
ＭＯ３電界効果トランジスタの製造プロセスを説明する
。

第４図（Ａ＞に示すように、まずｐ−型シリコン基板１
を約２００堆積度酸化して酸化膜１１を形成し、次にＣ
ＶＤ法により、窒化シリコン５ｉ３Ｎ４ＩＩ！１２を１
５００人程度堆積する。その窒化シリコンｗｊ！１２を
パターニングして酸化工程用のマスクを形成する。基板
と同極性のチャネルストッパとなる不純物イオン（ここ
ではボロンＢイオン）をマスクを介して２×１０１２ｃ
ｍ−２程度選択的に注入する。

次に、第４図（Ｂ）に示すように、ウェット雰囲気中で
窒化シリコン膜１２に覆われていない部分を選択的に酸
化し、局部シリコン酸化ＬＯＣＯ８領域１４ａ、１４ｂ
による素子領域分離を行う。

その後、ＬＯＧＯ３のための窒化シリコン膜１２を熱燐
酸ウェットエツチングで全部除去する。つづいて、窒化
膜の下の酸化シリコン膜１１も弗酸ＨＦで除去したのち
、ゲート酸化膜形成を行う。

チャネルストッパ用に注入したイオンは活性化して比較
的窩濃度のρ型頭域１３ａ、１３ｂを形成する。

その後、第４図（Ｃ）に示すように、トランジスタの電
圧量値をコントロールするための、不純物ドープを行う
、基板と同極性を持つ不純物、ここでは硼素Ｂイオンを
１×１０１３ｃｍ−２程度チャネル領域１６に注入する
。

第４図（Ｄ）に示すように、ＣＶＤ法により第１の多結
晶シリコン層２、高融点金属（ここではタングステン）
シソサイド層３、第２の多結晶゛シリ３フ層４を成長さ
せる。多結晶シリコン層はＣＶＤ等により、また高融点
金属シリサイド層はスパッタリングまたはＣＶＤにより
形成できる。膜厚はたとえば、第１の多結晶シリコン層
２は１１００ｎ、高融点金属シリサイド層３は１２０ｎ
ｍ、第２の多結晶シリコン層４は１１００ｎ程度である
。このように気相成長で形成した積層構造の上に高温Ｃ
ＶＤで酸化シリコンＳ　１０２層５を５０ｎｍ程度成長
する。この後、ゲート電極としての第１の多結晶シリコ
ン層２の抵抗をさらに下げるため、燐イオンＰをＩ　Ｘ
　１０１５ｃｍ−２程度注入する。第２の多結晶シリコ
ン層４は特にドープする必要はないが、ドーグされても
構わない、その後、ホトレジストでゲートパターンを形
成し１．このレジストマスクを用いてエッチャントとし
てＣＦ４を用いたドライエツチング等で積層構造をパタ
ーニングし、ゲート構造７を得る。酸化シリコン層５は
下のゲート導電体構造の保護層となる。酸化シリコン層
５をパターニングした後、ゲート導電体構造のエツチン
グを行ってもよい。

第４図（Ｅ）に示すように、基板表面を酸化して、厚さ
２０ｎｍ程度の酸化シリコン膜２１ａ２１ｂを形成する
。この時、ゲート構造７の表面も酸化作用を受ける。し
がし、上述の３層構造を持つゲート構造からは角状突起
は生じない。酸化後、燐Ｐイオンを５×１０１３ｃ１１
−２程度注入して、低濃度ｎ　型ドレイン領域２２ａ、
２２ｂを形成する０ｇＪは大きな拡散係数を有するので
、電界強度を緩和させる、濃度勾配のあるドープ領域を
作るのに適している。

第４図（Ｆ）に示すように、ＣＶＤ法により酸化シリコ
ン２５を２００ｎｍ程度堆積した後、全面にＣＦ　十Ｈ
２ガス等の指向性エツチングを行い、ゲート構造７の側
壁上のサイドウオールを形成する。この時、ソース／ト
レインとなる領域が露出する。さらに酸化を行って、ソ
ース／ドレインとなる領域上に２０ｎｍ程度の薄い酸化
膜を形成後、砒素Ａｓイオンを４　Ｘ　１０１５ｃｍ’
程度注入し、活性化して、ｎ＋型型部濃度ソース／ドレ
イン領域２４ａ２４ｂを形成する。

第４図（Ｆ）の構造を得た後、第３図の構造を得るには
さらに以下の工程を行う、眉間絶縁膜としてポロフォス
フォシリゲートガラスＢＰＳＧ２３を約６０００人成長
した後、このＢＰＳＧ膜を溶かしくフロー）し、コンタ
クトホールを開けて、アルミニウム配線層を蒸着し、パ
ターニングして電極２６．２７を得る。

第５図にＤＲＡＭメモリデバイスの構造を示す。

この場合は、第４図（Ｆ）の構造を得た後、高濃度ソー
ス／ドレイン領域１８ａ、１８ｂを露出し、多結晶シリ
コン層を堆積してキャパシタの一方の極板３１とビット
線となる電極２６を形成し、酸化等で眉間絶縁層３２を
形成し、さらに多結晶シリコン層を堆積することなどで
他方のキャパシタ電極３３を形成する。

第６図にさらに他の実施例による導電体構造を示す、メ
モリセルのゲート構造と接続したワード配線等に用いる
ことができる。半導体基板１の上に酸化シリコン層１４
が形成され、その上に多結晶シリコン層２．高融点金属
シリサイド層３．多結晶シリコン層４が積層され、その
上を酸化シリコン保護膜５が覆い、さらに絶縁保護層２
３が覆っている。

［発明の効果］ 高融点金属シリサイドか酸化される場合も、高融点金属
自体が酸化されることを防止し、高融点金属の酸化に起
因する突起の発生等を抑制する。

ＩＣの歩留まりを向上できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は角状突起発生
の原因を調べるために行った実験結果を示す概略図、 第３図は本発明の実施例によるＭＯ３電界効果トランジ
スタの構造を示す断面図、 第４図（Ａ）〜（Ｆ）は、第３図の構造の製造プロセス
を説明するための、デバイスの断面図、第５図は本発明
の他の実Ｍ例によるＤＲＡＭセルの構造を示す断面図、 第６図は本発明の他の実施例による導電体構造を示す断
面図、 第７図は従来例のゲート構造を示す断面図である。 図において １　基板 ２　第１の多結晶シリコン層 ３　高融点金属シリサイド層 ４　第２の多結晶シリコン層 ５　酸化シリコン層 ゲート構造 ＭＯ３電界効果トランジスタ チャネル領域 低濃度ソース／ドレイン領域 高濃度ソース／ドレイン領域 ２６゜ を極 （Ａ）マスク形成、チャネルストッパのイオン注入（Ｂ
）ＬＯＧＯ３酸化 第３図の構造の製造プロセス 第４図 ２．４−−一多結晶シリコン、１ ３・・−高舷点金属シリサイド層 第 図 （Ｃ）チャネルド−１ （Ｅ）低濃度のイオン注入 ２ら 第３図の構造の製造１ｏセセス 第４　図　（続き）

Claims (2)

【特許請求の範囲】
1. （１）、ＭＯＳ電界効果トランジスタにおいて、多結晶
   シリコン（２）−高融点金属シリサイド（３）−多結晶
   シリコン（４）の３層構造の導電体構造を用いてゲート
   電極を形成することを特徴とするＭＯＳ電界効果トラン
   ジスタ、
2. （２）、多結晶シリコン（２）−高融点金属シリサイド
   （３）−多結晶シリコン（４）の３層積層構造を有する
   導電体構造。