JPH0232546A - 化合物半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体デバイス、特に、デュアルゲート
ＧａＡｓ−ＭＥＳ　−ＦＥＴ単体あるいはデュアルゲー
トＧａＡｓ−ＭＥＳ−ＦＦ、Ｔを有する化合物半導体デ
バイスに関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴと略す。

）が広く知られている。また、このＧａＡｓ−ＦＥＴの
一つとして、ショットキ障壁ゲート形電界効果トランジ
スタ（ＭＥＳ−ＦＥＴとも称する。

）が知られている。ＭＥＳ　−ＦＥＴはｎ導電型の能動
層主面に設けられたオーミック接触構造のソース・ドレ
イン電極と、その中間に一つあるいは二つ設けられたシ
タ・ントキ接合構造のゲート電極とからなり、シングル
ゲート構造あるいはデュアルゲート構造を構成している
。

テレビやＶＴＲ用のチューナ部分には、デュアルゲート
ＣａＡｓ−ＭＥＳ　・ＦＥＴが使用されている。たとえ
ば、株式会社日本電気文化センター発行ｒＮＥＣ技報Ｊ
、Ｖｏｌ、４０、Ｎｃｔ３／１９８７、昭和６２年６月
５日発行、Ｐ４０〜Ｐ４２には、ＵＨＦチューナ用デュ
アルゲートＧａＡｓＦＥＴについて記載されている。

デュアルゲートＧａｐｓ　−ＭＥＳ−ＦＥＴは、基本的
には、第８図に示されるような構造となっている。すな
わち、半絶縁性ＧａＡｓ１板ｌの主面に設けられた一対
のｎ十形のソース領域２とドレイン領域３の上に、それ
ぞれソース電ｐｉ４あるいはドレイン電極５を有すると
ともに、前記ソース領域２とドレイン領域３間に設けら
れた能動層（チャネル領域）６の上に、それぞれ第１ゲ
ート電極７（以下、第１ゲートＧ１とも称する。）およ
び第２ゲート電極８（以下、第２ゲー）Ｇｚとも称する
。）を有する構造となっている。そして、前記第１ゲー
トＧ、に高周波信号が入力され、第２ゲートＧ２に自動
利得制御（ＡＧＣ）電圧■ＡＧ。がかけられる。

〔発明が解決しようとする課題〕

上述のようなデュアルゲートＧａＡｓ−ＭＥＳ・ＦＥＴ
は、その製造において、第１ゲート電極７と第２ゲート
電掻８の下の能動層６は、イオン注入あるいはエピタキ
シャル成長によって形成されるため、全体は同一の不純
物濃度となっている。

一方、このようなデュアルゲートＧａＡｓ　−ＭＥＳ−
ＦＥＴにあっても、他の半導体デバイスと同様により高
い性能が希求されている。

デュアルゲートＧａＡｓ−ＭＥＳ−ＦＥＴの高周波特性
を高めるためには、単純には、前記能動層の不純物濃度
を高（すれば良いことが考えられる。

しかし、前記能動層の不純物濃度を高くすると、第２ゲ
ートＧｔとドレイン電極との間の耐圧が小さくなり、リ
ーク電’ａ　Ｉ　Ｇ　ｇが増大し、チューナ等の回路要
求に合わなくなる。

また、前記リーク電流■Ｇ８を低く抑えるためには、前
記能動層の濃度を下げると良いが、濃度を低くすると、
つぎのような問題が生じることが本発明者によってあき
らかにされた。

すなわち、ゲート・ソース間容１ｃｍは、入力インピー
ダンスＲ８に反比例する。また、入力インピーダンスＲ
，はソース抵抗Ｒ１に比例する。

また、雑音指数（ＮＦ）はソース抵抗Ｒ３に比例する。

したがって、前記能動層の濃度を下げると、ゲート・ソ
ース間容量Ｃ１，が小さくなり、入力インピーダンスＲ
１が上がる。また、ソース抵抗Ｒ１も大きくなるため、
雑音指数（ＮＦ）が悪くなる。

本発明の目的は、リーク電流が少なくかつ高周波特性や
雑音特性が優れたデュアルゲー）ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴを有する化合物半導体デバイスを提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明のデュアルゲートＧａＡｓ・ＭＥＳ　
−ＦＥＴにあっては、第１ゲート電極下の能動層は不純
物濃度が高く、第２ゲート１を極下の能動層は不純物濃
度が低くなっている。

また、他の構造としては、前記第２ゲート下の能動層の
不純物濃度は第１ゲート下の能動層の不純物濃度よりも
低くなっているとともに、第２ゲート下の能動層の深さ
は０．０５μｍ〜０．２μｍ程度となり、第１ゲート下
の能動層の深さの０゜３μｍ程度に比較して浅くなって
いる。

〔作用〕

上記した手段によれば、本発明のデュアルゲートＧａＡ
ｓ−ＭＥＳ　−ＦＥＴにあっては、第１ゲート電掻下の
能動層は不純物濃度が高くなっていることから、雑音指
数を損なうことなく高周波特性を高くできるとともに、
第２ゲート電極下の能動層は不純物濃度が低くなってい
るためリーク電流が低くなり、セットする回路特性との
マツチングが良くなる。また、この構造に加えて第２ゲ
ート下の能動層の深さを第１ゲート下の能動層の深さよ
りも浅くした構造では、ＡＧＣのががりがたがよくなる
。たとえば、５〜６■±２ｖの低電圧チューナの場合に
は、前記第２ゲート下の能動層の深さを０，０５μｍ程
度とし、１２Ｖ±５■の高電圧チューナの場合には、前
記第２ゲート下の能動層の深さを０．２μｍ程度とすれ
ばよい。

〔第１実施例〕 以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明のデュアルゲートＧａＡｓ−ＭＥＳ　−
ＦＥＴを示す断面図、第２図〜第６図は本発明によるデ
ュアルゲートＧａＡｓ−ＭＥＳ−ＦＥＴの各製造工程に
おける図であって、第２図はｎ十形層が形成されたウェ
ハを示す断面図、第３図は第１ゲート電極下の能動層が
形成されたウェハを示す断面図、第４図は第２ゲートｔ
ｉ下の能動層が形成されたウェハを示す断面図、第５図
はソース・ドレイン電極が形成されたウェハを示す断面
図、第６図はゲート電極が形成されたウェハを示す断面
図である。

この実施例のデュアルゲー）ＧａＡｓ　−ＭＥＳ・ＦＥ
Ｔは、第１図に示されるような構造となっている。

デュアルゲートＧａＡｓ−ＭＥＳ　−ＦＥＴチップ（以
下、単にチップとも称する。）１ｏは、第１図に示され
るように、半絶縁性ＧａＡｓ基板１の主面に一対のｎ十
形層（不純物濃度は５×１０８個／ｃｍ’程度となる。

）からなるソース領域２およびドレイン領域３を有する
とともに、これら領域上には、ソース電極４およびドレ
イン電極５を有している。また、前記一対のソース領域
２とドレイン領域３との間の半絶縁性ＧａＡｓ基板１の
表層部分には、能動層６が設けられている。

この能動層６は、これが本発明の特徴であるが、ソース
領域２からドレイン領域３に亘って延在する第１ゲート
用能動層１１と、この第１ゲート用能動層１１よりも不
純物濃度が低い第２ゲート用能動層１２とからなってい
る。前記第１ゲート用能動層１１は、不純物濃度が３Ｘ
１０”個／　ｃ　ｍ３程度と比較的高くなっていること
がら、ソース抵抗Ｒ３が低くなる。この結果、ソース抵
抗Ｒ８に比例する雑音指数（ＮＦ）および入力インピー
ダンスＲ１は低くなる。また、入力インピーダンスＲ８
が小さくなることによって、入力インピーダンスＲ８に
反比例するゲート・ソース間容１ｃ９ｓは大きくなる。

また、前記第２ゲート用能動層１２は、その不純物濃度
が１．０ＸＩＯ”個／Ｃｍ３程度と低くなっていること
から、第２ゲート電掻８とソース電極４との間の耐圧が
高くなり、リーク電流ＩＧ、が低減される。

また、前記第１ゲート用能動層１１上には第１ゲート電
極７が設けられているとともに、前記第２ゲート用能動
層１２上には第２ゲート電極８が設けられている。なお
、図中９は絶縁膜である。

つぎに、第２図〜第６図を参照しながらこのようなデュ
アルゲー）ＧａＡｓ　−ＭＥＳ−ＦＥＴチンブ１０の製
造方法について説明する。

最初に第２図に示されるように、化合物半導体薄板（ウ
ェハ）１３が用意される。このウェハ１３は半絶縁性Ｇ
ａＡｓ基板１からなっている。このウェハ１３の主面に
は、絶縁膜１４が常用のりソグラフィによって部分的に
設けられるとともに、Ｓｉが矢印に示すように打ち込ま
れ、不純物濃度が５Ｘ１０”個／ｃｍ３程度となるｎ＋
形のソース領域２およびドレイン領域３が形成される。

つぎに、前記絶縁膜１４は除去される。その後、第３図
に示されるように、常用のりソグラフィによって、ソー
ス領域２とドレイン領域３の間の半絶縁性ＧａＡｓ基板
１の主面のドレイン領域３側およびＦＥＴ形成領域以外
が絶縁膜１５．１６で被われる。また、このウェハ１３
はその主面に矢印に示すように再びＳｔがイオン注入さ
れる。この結果、前記絶縁膜１５の隣りのソース領域２
側には、不純物濃度が３Ｘ１０′？個／ｃｍ３程度とな
る第１ゲート用能動層１１が形成される。

っぎに、前記絶縁Ｍ１５．１６は除去される。

その後、第４図に示されるように、前記絶縁膜１５が除
去された領域、すなわち、第２ゲートが設けられる領域
を除くウェハ１３の主面には絶縁膜１７が設けられる。

次いで、ウェハ１３の主面には再び矢印に示すようにＳ
ｉがイオン注入される。

この結果、第２ゲート用能動層形成領域は、不純物濃度
が１．０ＸＩＯ”個／ｃｍ’程度となる第２ゲート用能
動層１２が形成される。前記ソース領域２とソース電橋
４間に設けられる能動Ｎ６は、前記第１ゲート用能動１
’ｉｌｌおよび第２ゲート用能動層１２によって構成さ
れる。

つぎに、第５図に示されるように、ソース領域２とドレ
イン領域３上にソース電Ｆｉ４あるいはドレイン電極５
がリフトオフ法によって形成される。

すなわち、このソース電極４およびドレイン電極５の形
成にあっては、最初に前記ウェハ１３の主面全域には、
ＰＳＧ膜等からなる絶縁膜９が設けられるとともに、こ
の絶縁膜９上には、図示しなイホトレジスト膜が形成さ
れ、かつこのホトレジスト膜は所定パターンに感光され
、さらに現像される。そこで、このバターニングされた
ホトレジスト膜をマスクとして、露出する絶縁膜９部分
をエツチング除去する。エツチング除去部分は、具体的
にはソース電極形成領域およびドレイン電極形成領域で
ある。つぎに、ウェハ１３の主面には、最下層がＡｕＣ
ｒｅとなり全体の厚さが６０００人程度０電極素材とな
るＡ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ　ｕ層が形成さ
れる。その後、前記ホトレジスト膜が除去される。この
結果、ホトレジスト膜の除去に伴い、ホトレジスト膜上
のＡ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ　ｕ層が除去さ
れ、かつホトレジスト膜で被われないソース領域２とド
レイン領域３上に電極素材が残り、ソース電極４とドレ
イン電極５が形成される。

つぎに、第６図に示されるように、Ａｉ蒸着によるリフ
トオフ法によって、前記第１ゲート用能動層１１上と、
第２ゲート用能動層１２上には、それぞれ第１ゲート電
極７および第２ゲー）１極８が形成される。

また、図示はしないが、ウェハ１３の表面には部分的に
パッシベーション膜が形成される。さらに、ウェハ１３
は下面が所定厚さエツチングされた後、格子状に分断さ
れ、第１図に示されるようなチップ１０が多数製造され
る。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明のデュアルゲー）ＧａＡｓ−ＭＥＳ・ＦＥ
Ｔは、第２ゲート電極下の能動層の不純物濃度が低くな
る構造となっていることから、第２ゲート電極とドレイ
ン電極との間の耐圧が同上し、第２ゲート電極とドレイ
ン電極との間のリーク電流の低減が達成できるという効
果が得られる。

（２）上記（１）により、本発明のデュアルゲー）Ｃａ
Ａｓ−ＭＥＳ　−ＦＥＴは、リーク電流が少なくなるこ
とから、チューナ等に組み込む場合、回路特性にマツチ
ングし易くなり、セツティングが容易となるという効果
が得られる。

（３）上記（１）により、本発明のデュアルゲー）Ｇａ
Ａｓ−ＭＥＳ　−ＦＥＴは、リーク電流が少なくなるこ
とから信頼度が高くなるという効果が得られる。

（４）上記（１）により、本発明のデュアルゲートＧａ
Ａｓ　０ＭＥＳ−ＦＥＴは、第１’−トを極上の能動層
の不純物濃度が低（なっているとともに、第１ゲート電
極下の能動層の不純物濃度が高くなっていることから、
前記第１ゲート電極下の能動層の不純物濃度に依有する
雑音指数（ＮＦ）等の高周波特性を向上させることがで
きるという効果が得られる。

（５）上記（１）〜（４）により、本発明によれば、高
周波特性が優れかつ信頼度が高いデュアルゲートＧａＡ
ｓ−ＭＥＳ−ＦＥＴを提供することができるという相乗
効果が得られる。

〔第２実施例〕 第７図は本発明の他の実施例によるＧａＡｓ・ＭＥＳ　
−ＦＥＴを示す断面図である。この実施例では、前記実
施例と同様に第２ゲート下の能動層の不純物濃度を１．
０Ｘ１０’７個／ｃｍ’とし、第１ゲート下の能動層の
不純物濃度の３Ｘ１０”個／ｃｍ３に比較して低くしで
あるとともに、第２ゲート下の能動層の深さ（ｄ２）を
０．０５μｍ〜０．２μｍ程度とし、第１ゲート下の能
動層の深さ（ｄｌ）の０．３μｍ程度に比較して浅くし
である。なお、前記第１ゲートおよび第２ゲート下の能
動層の深さは、イオン打ち込みエネルギーを変化させる
ことによって行う。また、第２ゲート下の能動層の場合
のように、能動層の深さが０．０５μｍ等と極めて浅い
場合には、ウェハ１３の主面に所定の厚さの絶縁膜を設
け、その後、この絶縁膜上からイオンを打ち込む（スル
ーイオン打ち込み）ことによって、所望の厚さの能動層
を得ることができる。このスルーイオン打ち込みによれ
ば、浅い能動層を得ることができるばかりでなく、能動
層の厚さのばらつきも小さくかつ再現性良く能動層を形
成できる。

このような実施例によれば、前記第１実施例と同様な効
果が得られるばかりでなく、ＡＧＣがかかり易いＧａＡ
ｓ−ＭＥＳ−ＦＥＴを得ることができる。したがって、
第２ゲート下の能動層の深さを０．０５μｍ〜０．２μ
ｍ程度の間で適当に選択すれば、それぞれ低電工高から
高量工高のチューナを得ることができる。すなわち、前
記第２ゲート下の能動層の深さは、その深さ（厚さ）が
深くなる程高電工高に適したものとなり、たとえば、５
〜６Ｖ±２ｖの低電圧チューナの場合には、前記第２ゲ
ート下の能動層の深さは０．０５μｍ程度となり、１２
Ｖ±５ｖの高電圧チューナの場合には、前記第２ゲート
下の能動層の深さは０゜２μｍ程度となる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるチューナ用のデュア
ルゲートＧａＡｓ−ＭＥＳ−ＦＥＴの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。

本発明は少なくともデュアルゲー）ＣｒａＡｓ・ＭＥＳ
−ＦＥＴを有する化合物半導体デバイスの製造技術には
適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、本発明のデュアルゲートＧａＡｓ・ＭＥＳ−
ＦＥＴにあっては、第１ゲート電掻下の能動層は不純物
濃度が高くなっていることから、雑音指数を損なうこと
なく高周波特性を高くできるとともに、第２ゲート電極
下の能動層は不純物濃度が低くなっているためリーク電
流が低くなり、セットする回路特性とのマツチングが良
くなる。

また、この構造に加えて第２ゲート下の能動層の深さを
第１ゲート下の能動層の深さよりも浅くした構造では、
ＡＧＣのかかりかたがよくなる。たとえば、５〜６■±
２ｖの低電圧チューナの場合には、前記第２ゲート下の
能動層の深さをｏ、０５μｍ程度とし、１２Ｖ±５■の
高電圧チューナの場合には、前記第２ゲート下の能動層
の深さを０．２μｍ程度とすればよい。この第２ゲート
下の能動層の深さを第１ゲート下の能動層よりも浅くす
る構造では、その厚さを適当に選択すれば、低電工高か
ら高量工高に亘ってＡＧＣを安定させることができる。

【図面の簡単な説明】

第１図は本発明のデュアルゲートＣａＡｓ　−ＭＥＳ　
−ＦＥＴを示す断面図、 第２図は本発明によるデュアルゲートＧａＡＳ・ＭＥＳ
　−ＦＥＴの製造におけるウェハを示す断面図、 第３図は同じく第１ゲート電極下の能動層が形成された
ウェハを示す断面図、 第４図は同じく第２ゲート電穫下の能動層が形成された
ウェハを示す断面図、 第５図は同じくソース・ドレイン電極が形成されたウェ
ハを示す断面図、 第６図は同じくゲート電極が形成されたウェハを示す断
面図、 第７図は本発明の他の実施例によるＧａＡｓ・ＭＥＳ−
ＦＥＴを示す断面図、 第８図は従来のデュアルゲートＧａＡｓ　−ＭＥＳ−Ｆ
ＥＴの要部を示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ソース領域、
３・・・ドレイン領域、４・・・ソース電極、５・・・
ドレイン電極、６・・・能動層、７・・・第１ゲート電
極、８・・・第２ゲート電極、９・・・絶縁膜、１０・
・・チップ、１１・・・第１ゲート用能動層、１２・・
・第２ゲート用能動層、１３・・・ウェハ、１４，１５
．１６第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、デュアルゲートＧａＡｓ・ＭＥＳ・ＦＥＴを有する
   化合物半導体デバイスであって、前記デュアルゲートに
   おける第２ゲート下の能動層の不純物濃度は、第１ゲー
   ト下の能動層の不純物濃度よりも低くなっていることを
   特徴とする化合物半導体デバイス。 ２、デュアルゲートＧａＡｓ・ＭＥＳ・ＦＥＴを有する
   化合物半導体デバイスであって、前記デュアルゲートに
   おける第２ゲート下の能動層の不純物濃度は、第１ゲー
   ト下の能動層の不純物濃度よりも低くかつ前記第２ゲー
   ト下の能動層の深さは前記第１ゲート下の能動層の深さ
   よりも浅くなっていることを特徴とする化合物半導体デ
   バイス。 ３、前記第１ゲート下の能動層の深さは０．３μｍ程度
   となり、前記第２ゲート下の能動層の深さは０．０５μ
   ｍ〜０．２μｍ程度となっていることを特徴とする特許
   請求の範囲第２項記載の化合物半導体デバイス。