JPH023232B2 - - Google Patents
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- JPH023232B2 JPH023232B2 JP59026228A JP2622884A JPH023232B2 JP H023232 B2 JPH023232 B2 JP H023232B2 JP 59026228 A JP59026228 A JP 59026228A JP 2622884 A JP2622884 A JP 2622884A JP H023232 B2 JPH023232 B2 JP H023232B2
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- ccd
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- signals
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- 238000001514 detection method Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000001444 catalytic combustion detection Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/409—Edge or detail enhancement; Noise or error suppression
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/711—Time delay and integration [TDI] registers; TDI shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
- H04N25/708—Pixels for edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
- H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
- H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Mushroom Cultivation (AREA)
- Massaging Devices (AREA)
Description
【発明の詳細な説明】
〔本発明の技術的分野〕
本発明は一般にイメージ信号処理、特にイメー
ジ信号情報を処理する装置に係る。更に詳細に説
明すれば、本発明は単一のシリコン・チツプ上に
ラプラス演算子関数を実現する装置に係る。
ジ信号情報を処理する装置に係る。更に詳細に説
明すれば、本発明は単一のシリコン・チツプ上に
ラプラス演算子関数を実現する装置に係る。
イメージを表わす電気信号を生じる固体イメー
ジ・センサの使用は非常に普及しており、セン
サ・アレイから情報を取出す多数の異なる信号処
理技術がある。この技術の実施例が米国特許第
4178614号、同第4010319号、同第4129887号、同
第4011441号、同第4264930号に開示されている。
ごく普通のタイプの固体イメージ・センサは電荷
結合素子（CCD）であつて、そのようなCCDア
レイの感知性は、時間遅延積分（TDI）モードで
CCDアレイを動作させることによつて高めうる
ことが知られている。
ジ・センサの使用は非常に普及しており、セン
サ・アレイから情報を取出す多数の異なる信号処
理技術がある。この技術の実施例が米国特許第
4178614号、同第4010319号、同第4129887号、同
第4011441号、同第4264930号に開示されている。
ごく普通のタイプの固体イメージ・センサは電荷
結合素子（CCD）であつて、そのようなCCDア
レイの感知性は、時間遅延積分（TDI）モードで
CCDアレイを動作させることによつて高めうる
ことが知られている。
また、イメージの画素のラプラス演算子を取出
すことによつて、CCDアレイの動作を改善する
ことも知られており、特定の画素を囲むアレイ領
域の光の強度の平均を測定しその平均強度からそ
の特定のイメージ素子の強度を差引くことによつ
て、ラプラス演算子を近似することができる。
すことによつて、CCDアレイの動作を改善する
ことも知られており、特定の画素を囲むアレイ領
域の光の強度の平均を測定しその平均強度からそ
の特定のイメージ素子の強度を差引くことによつ
て、ラプラス演算子を近似することができる。
第１図はラプラス演算子関数の近似を実現する
ための概要図である。CCDアナログ・シフト・
レジスタ（以下、レジスタ１０という）に、イメ
ージを表わすビデオ信号がロードされ、ビデオ信
号がレジスタ１０を通じてシフトするにつれて、
９個のペル、すなわち画素が非破壊的に検出され
る。検出された各々のペルは個々に重みＨ（ｎ）
を乗じられる。９個のうちの８個の信号は、個々
に正の重みを乗じられ、和回路によつて合計さ
れ、正の信号Ｓ１を生じる。検出された９個の出
力のうちの残りの１個の信号は、負の重みを乗じ
られ、所望の出力関数DDを生じるために、和の
信号Ｓ１と合計される。実際には、正に重み付け
された８個の信号の合計が最初に実行され、次い
で差動増幅器２０が残りの１個の信号の負の重み
付けを実行するとともに、最終的な和の信号を出
力する。差動増幅器２０の出力DDは、検出され
た９個のペルによつて表わされたイメージのラプ
ラス演算子部分である。
ための概要図である。CCDアナログ・シフト・
レジスタ（以下、レジスタ１０という）に、イメ
ージを表わすビデオ信号がロードされ、ビデオ信
号がレジスタ１０を通じてシフトするにつれて、
９個のペル、すなわち画素が非破壊的に検出され
る。検出された各々のペルは個々に重みＨ（ｎ）
を乗じられる。９個のうちの８個の信号は、個々
に正の重みを乗じられ、和回路によつて合計さ
れ、正の信号Ｓ１を生じる。検出された９個の出
力のうちの残りの１個の信号は、負の重みを乗じ
られ、所望の出力関数DDを生じるために、和の
信号Ｓ１と合計される。実際には、正に重み付け
された８個の信号の合計が最初に実行され、次い
で差動増幅器２０が残りの１個の信号の負の重み
付けを実行するとともに、最終的な和の信号を出
力する。差動増幅器２０の出力DDは、検出され
た９個のペルによつて表わされたイメージのラプ
ラス演算子部分である。
アナログ遅延線として、CCDシフト・レジス
タすなわちレジスタ１０が一般に用いられる。あ
る使用例では、ビデオ信号の出力速度は20MHz
のオーダーであることが必要であり、このような
使用例の場合には、埋め込みチヤンネルCCDが
通常使用される。コスト・パフオーマンスを考慮
する場合、埋込みチヤンネルCCDシフト・レジ
スタおよび残りの信号処理回路を同じシリコン・
チツプに形成することが好都合である。
MOSFET素子とCCDを含む回路とを同じシリコ
ン・チツプ上に集積することができるが、同じ
CCDチツプ上に20MHzのMOSFET演算増幅器
を実現するためには、かなりのシリコン・チツプ
領域ならびに400MHzよりも大きい利得帯域幅を
有するMOSFETが必要である。このタイプの増
幅器は極めて複雑である上に、出力信号に過大な
雑音が持ち込まれる。
タすなわちレジスタ１０が一般に用いられる。あ
る使用例では、ビデオ信号の出力速度は20MHz
のオーダーであることが必要であり、このような
使用例の場合には、埋め込みチヤンネルCCDが
通常使用される。コスト・パフオーマンスを考慮
する場合、埋込みチヤンネルCCDシフト・レジ
スタおよび残りの信号処理回路を同じシリコン・
チツプに形成することが好都合である。
MOSFET素子とCCDを含む回路とを同じシリコ
ン・チツプ上に集積することができるが、同じ
CCDチツプ上に20MHzのMOSFET演算増幅器
を実現するためには、かなりのシリコン・チツプ
領域ならびに400MHzよりも大きい利得帯域幅を
有するMOSFETが必要である。このタイプの増
幅器は極めて複雑である上に、出力信号に過大な
雑音が持ち込まれる。
前記米国特許第4264930号では、ラプラス演算
子関数を近似する技術が開示されている。これ
は、その計算を実行するCCD技術に、より大き
く依存している。しかし、構造がいくらか複雑で
あり、単一の半導体チツプ上では実現されない。
子関数を近似する技術が開示されている。これ
は、その計算を実行するCCD技術に、より大き
く依存している。しかし、構造がいくらか複雑で
あり、単一の半導体チツプ上では実現されない。
本発明の目的は、単一のCCDチツプ上にラプ
ラス演算子関数を実現する装置を与えることにあ
る。
ラス演算子関数を実現する装置を与えることにあ
る。
本発明は複数の入力を受け取つて該入力にラプ
ラス演算を適用するラプラス演算装置であつて、
(a)入力のうち第１の複数の入力について重み付け
された和を生成する第１のCCDシフトレジスタ
ーと、(b)入力のうち少なくとも１つの入力につい
て負の重み付けを行う第２のCCDシフトレジス
ターと、(c)上記重み付けされた和と上記負の重み
付けをされた入力とを合同するCCD合計手段と、
(d)CCD合計手段における電荷を検出する検出手
段と、を有することを特徴としている。
ラス演算を適用するラプラス演算装置であつて、
(a)入力のうち第１の複数の入力について重み付け
された和を生成する第１のCCDシフトレジスタ
ーと、(b)入力のうち少なくとも１つの入力につい
て負の重み付けを行う第２のCCDシフトレジス
ターと、(c)上記重み付けされた和と上記負の重み
付けをされた入力とを合同するCCD合計手段と、
(d)CCD合計手段における電荷を検出する検出手
段と、を有することを特徴としている。
簡単に言えば、差動増幅器の使用を必要としな
いCCDによるラプラス演算子関数の実現手段に
よつて本発明の目的が達成される。本発明によつ
て、アナログ・シフト・レジスタからの８個の出
力信号が、CCDアナログ乗算器に並列に供給さ
れ、そこで組合わされて重み付けされる。シフ
ト・レジスタから信号を読取る前に、信号の１つ
が非破壊的に検出され、その対応する値が、負の
重みを使用するため４象限電荷転送アナログ乗算
器に供給される。次いで信号が合同され、合同さ
れた電荷が検出されて、出力信号すなわち最初の
ペル信号によつて表わされたイメージのラプラス
演算子部分が得られる。
いCCDによるラプラス演算子関数の実現手段に
よつて本発明の目的が達成される。本発明によつ
て、アナログ・シフト・レジスタからの８個の出
力信号が、CCDアナログ乗算器に並列に供給さ
れ、そこで組合わされて重み付けされる。シフ
ト・レジスタから信号を読取る前に、信号の１つ
が非破壊的に検出され、その対応する値が、負の
重みを使用するため４象限電荷転送アナログ乗算
器に供給される。次いで信号が合同され、合同さ
れた電荷が検出されて、出力信号すなわち最初の
ペル信号によつて表わされたイメージのラプラス
演算子部分が得られる。
本発明によつて、電荷パケツトで表わされるア
ナログ形式でビデオ信号が保持される。そして、
これらの電荷パケツトは、信号に正と負の重みを
導入するために、新規の方法で操作され、重み付
けされた信号は、ラプラス演算子関数を生じるた
めに合計される。本発明による構成によつて、
CCDシフト・レジスタのクロツク速度と同じ速
度で電荷の操作が実行されるから、過大な雑音が
ビデオ信号に持ち込まれることはない。更に、タ
イミングおよびクロツク信号はシフト・レジスタ
のクロツク速度に同期する。本発明の全体のラプ
ラス演算子関数は、標準的なMOSFET−CCDシ
リコン技術を使用する単一のシリコン・チツプ上
に集積することができる。
ナログ形式でビデオ信号が保持される。そして、
これらの電荷パケツトは、信号に正と負の重みを
導入するために、新規の方法で操作され、重み付
けされた信号は、ラプラス演算子関数を生じるた
めに合計される。本発明による構成によつて、
CCDシフト・レジスタのクロツク速度と同じ速
度で電荷の操作が実行されるから、過大な雑音が
ビデオ信号に持ち込まれることはない。更に、タ
イミングおよびクロツク信号はシフト・レジスタ
のクロツク速度に同期する。本発明の全体のラプ
ラス演算子関数は、標準的なMOSFET−CCDシ
リコン技術を使用する単一のシリコン・チツプ上
に集積することができる。
第２図に示すような５ペル×５ペルのイメージ
面の場合、該イメージ面に表わされたイメージの
ラプラス演算子は、次式： DD＝（（A5＋A3＋A1）・１／８＋（C5＋C1）・
E5＋E3＋E1）・１／８）−C3 すなわち DD＝（A5＋A3＋A1＋C5＋C1＋E5＋E3＋
E1）・１／８−C3 によつて定義された関数DDによつて近似するこ
とができる。
面の場合、該イメージ面に表わされたイメージの
ラプラス演算子は、次式： DD＝（（A5＋A3＋A1）・１／８＋（C5＋C1）・
E5＋E3＋E1）・１／８）−C3 すなわち DD＝（A5＋A3＋A1＋C5＋C1＋E5＋E3＋
E1）・１／８−C3 によつて定義された関数DDによつて近似するこ
とができる。
第３図は、ビデオ電荷の合計：
QA5＋QA3＋QA1＋QC5＋QC1＋QE5＋QE3＋QE1）・
１／８＝QS を得るためのCCDによる実現手段を示す。
１／８＝QS を得るためのCCDによる実現手段を示す。
第１図のレジスタ１０のようなCCDビデオ信
号シフト・レジスタの個々のビデオ電荷は、第３
図の左側から並列にCCD素子にシフトされる。
電荷は、クロツク・バス３８上の連続するシフト
信号φ1〜φ4によつて左から右へシフトされるに
つれて、合同される。チヤンネル・ストツパ３０
は、CCD電荷搬送領域を第１チヤンネル３２と
第２チヤンネル３４に分離する。第１チヤンネル
３２のチヤンネル領域は、チヤンネル３２および
３４の全チヤンネル領域の１／８であり、m+領
域３６に加えられた電圧VDDは、電子電荷を第２
チヤンネル３４から放電させるように作用する。
その結果、第１チヤンネルから供給された電荷出
力は、入力電荷の合計の１／８に相当する、すな
わち前記等式で定義された電荷QSに相当する。
なお、第３図中の斜線部分はフイールド酸化物を
表わしている。
号シフト・レジスタの個々のビデオ電荷は、第３
図の左側から並列にCCD素子にシフトされる。
電荷は、クロツク・バス３８上の連続するシフト
信号φ1〜φ4によつて左から右へシフトされるに
つれて、合同される。チヤンネル・ストツパ３０
は、CCD電荷搬送領域を第１チヤンネル３２と
第２チヤンネル３４に分離する。第１チヤンネル
３２のチヤンネル領域は、チヤンネル３２および
３４の全チヤンネル領域の１／８であり、m+領
域３６に加えられた電圧VDDは、電子電荷を第２
チヤンネル３４から放電させるように作用する。
その結果、第１チヤンネルから供給された電荷出
力は、入力電荷の合計の１／８に相当する、すな
わち前記等式で定義された電荷QSに相当する。
なお、第３図中の斜線部分はフイールド酸化物を
表わしている。
８個の電荷QA5、QA3、QA1、QC5、QC1、QE5、
QE3およびQE1が、アナログ・ビデオ信号シフ
ト・レジスタ（レジスタ１０）から第３図の
CCD素子にシフトされる間に、９番目の電荷信
号QC3はシフト・レジスタ（レジスタ１０）から
非破壊的に検出される。第４図は１つの可能な検
出回路の手段を示す。個々の画素に対応する電荷
バケツトはCCDビデオ・シフト・レジスタ（レ
ジスタ１０）を介してシフトされ、電荷バケツト
QC3がCCDステージ１０1に到着する少し前に、
クロツク信号φ1およびφ2がFETスイツチング・
トランジスタ４０および４１を導電させるように
用いられ、線４２をVDDのレベルの電位にするこ
とができる。電荷QC3は、CCDステージ１０1に
到着すると、周知の方法で出力線（線４２）に結
合される。電荷QC3は、検出されたイメージ要素
に対応する負の電子電荷であり、線４２の電位を
前記電荷に比例して低下させる。下げられた電位
はソース・フオロワ回路４４のトランジスタ４３
のゲートに供給され、ソース・フオロワ回路４４
は出力信号V+ sigを発生する。また、線４２の下
げられた電位は、反転増幅器回路４６のトランジ
スタ４５のゲートにも供給され、反転増幅器回路
４６は出力信号V- sigを発生する。
QE3およびQE1が、アナログ・ビデオ信号シフ
ト・レジスタ（レジスタ１０）から第３図の
CCD素子にシフトされる間に、９番目の電荷信
号QC3はシフト・レジスタ（レジスタ１０）から
非破壊的に検出される。第４図は１つの可能な検
出回路の手段を示す。個々の画素に対応する電荷
バケツトはCCDビデオ・シフト・レジスタ（レ
ジスタ１０）を介してシフトされ、電荷バケツト
QC3がCCDステージ１０1に到着する少し前に、
クロツク信号φ1およびφ2がFETスイツチング・
トランジスタ４０および４１を導電させるように
用いられ、線４２をVDDのレベルの電位にするこ
とができる。電荷QC3は、CCDステージ１０1に
到着すると、周知の方法で出力線（線４２）に結
合される。電荷QC3は、検出されたイメージ要素
に対応する負の電子電荷であり、線４２の電位を
前記電荷に比例して低下させる。下げられた電位
はソース・フオロワ回路４４のトランジスタ４３
のゲートに供給され、ソース・フオロワ回路４４
は出力信号V+ sigを発生する。また、線４２の下
げられた電位は、反転増幅器回路４６のトランジ
スタ４５のゲートにも供給され、反転増幅器回路
４６は出力信号V- sigを発生する。
次いで電圧信号V+ sigおよびV- sigは、第５図に
示すように、４象限電荷転送アナログ乗算器のチ
ヤンネル５０および５２にそれぞれ供給される。
第５図のチヤンネル５０の入力部分の動作は大部
分説明を要しない第６Ａ図および第６Ｂ図の図面
を参照することによつて理解することができる。
電子電荷のソースはn+領域５４に保持され、同
様の電荷ソースはn+領域５６に保持される。電
極５８に加えられた信号φbiasは領域６０に蓄積さ
れた電荷を増加または減少させ、信号V+ sigを電
極６６に印加することによつて、領域６８に電荷
QC3に比例する電荷が蓄積される。そして、２つ
の蓄積された電荷は、電極６４に加えられた次の
パルスによつて、領域６２に転送され、領域６２
で合同される。その結果、領域６２に生じた電荷
QAは： QA＝（Qbias＋Qsig） である。
示すように、４象限電荷転送アナログ乗算器のチ
ヤンネル５０および５２にそれぞれ供給される。
第５図のチヤンネル５０の入力部分の動作は大部
分説明を要しない第６Ａ図および第６Ｂ図の図面
を参照することによつて理解することができる。
電子電荷のソースはn+領域５４に保持され、同
様の電荷ソースはn+領域５６に保持される。電
極５８に加えられた信号φbiasは領域６０に蓄積さ
れた電荷を増加または減少させ、信号V+ sigを電
極６６に印加することによつて、領域６８に電荷
QC3に比例する電荷が蓄積される。そして、２つ
の蓄積された電荷は、電極６４に加えられた次の
パルスによつて、領域６２に転送され、領域６２
で合同される。その結果、領域６２に生じた電荷
QAは： QA＝（Qbias＋Qsig） である。
第５図の下方のチヤンネル５２の動作も同様で
あり、その結果、領域７０に生じた電荷QBは： QB＝（Qbias−Qsig） である。
あり、その結果、領域７０に生じた電荷QBは： QB＝（Qbias−Qsig） である。
第５図のチヤンネル５０および５２で使用され
るアナログ乗算器は、Howard S.Goldberg他の
“Ａ Mask Programmable Charge Transfer
Analog Multiplier”、1977 IEEE、
International Solid−State Circuits
Conference、Digest of Technical Papers、
pp26−27に記載されたタイプのものである。電
荷パケツトQAおよびQBは、各々がチヤンネル・
ストツパ領域を有するCCDシフト・レジスタ・
ステージ、すなわちステージ７２および７４にそ
れぞれ出合うまで、チヤンネル５０および５２に
沿つてシフトされる。ステージ７２のチヤンネ
ル・ストツパは、ステージ７２を第１のチヤンネ
ル領域７６と第２のチヤンネル領域７８に分割す
る。ステージ７２のチヤンネル領域において、チ
ヤンネル領域７６の部分はα、チヤンネル領域７
８の部分はβと表示されている。同様に、チヤン
ネル５２のステージ７４は第１のチヤンネル領域
８０の部分βと第２のチヤンネル領域８２の部分
αに分割されている。
るアナログ乗算器は、Howard S.Goldberg他の
“Ａ Mask Programmable Charge Transfer
Analog Multiplier”、1977 IEEE、
International Solid−State Circuits
Conference、Digest of Technical Papers、
pp26−27に記載されたタイプのものである。電
荷パケツトQAおよびQBは、各々がチヤンネル・
ストツパ領域を有するCCDシフト・レジスタ・
ステージ、すなわちステージ７２および７４にそ
れぞれ出合うまで、チヤンネル５０および５２に
沿つてシフトされる。ステージ７２のチヤンネ
ル・ストツパは、ステージ７２を第１のチヤンネ
ル領域７６と第２のチヤンネル領域７８に分割す
る。ステージ７２のチヤンネル領域において、チ
ヤンネル領域７６の部分はα、チヤンネル領域７
８の部分はβと表示されている。同様に、チヤン
ネル５２のステージ７４は第１のチヤンネル領域
８０の部分βと第２のチヤンネル領域８２の部分
αに分割されている。
第５図のn+領域８４は、第３図のn+領域３６
と同様に動作し、転送ゲート８６（TG1）が開い
ているときはチヤンネル領域７８から電子電荷を
放電し、転送ゲート８８（TG2）が開いていると
きはチヤンネル領域８２から電子電荷を放電す
る。転送ゲート８６および８８は適切な時刻にゲ
ート信号（図示せず）によつて開かれる。チヤン
ネル領域７８および８２の領域を各々のシフト・
サイクル中に確実に１回放電させるには、転送ゲ
ート８６および８８がチヤンネル５０および５２
の各々のクロツク・サイクル中に少なくとも１回
開かれなければならない。また、転送ゲート８６
および８８が同時に開かれないことが望ましい。
チヤンネル領域７６によつて次のCCDステージ
に送られる電荷は、 QA（α／（α＋β）） であり、チヤンネル領域８０によつて次のCCD
ステージに送られる電荷は、 QB（β／（α＋β）） である。そして、これらの２つの信号はCCDス
テージ、すなわちステージ９０で合同され、電荷
信号： QOUT＝Qbias（α＋β）＋Qsig（α−β） が得られる。α＋β＝１であるから、もしαとβ
の値が（α−β）＝Ｗになるように選択されれば、
前記等式は、 QOUT＝Qbias＋WQsig と書き直すことができる。
と同様に動作し、転送ゲート８６（TG1）が開い
ているときはチヤンネル領域７８から電子電荷を
放電し、転送ゲート８８（TG2）が開いていると
きはチヤンネル領域８２から電子電荷を放電す
る。転送ゲート８６および８８は適切な時刻にゲ
ート信号（図示せず）によつて開かれる。チヤン
ネル領域７８および８２の領域を各々のシフト・
サイクル中に確実に１回放電させるには、転送ゲ
ート８６および８８がチヤンネル５０および５２
の各々のクロツク・サイクル中に少なくとも１回
開かれなければならない。また、転送ゲート８６
および８８が同時に開かれないことが望ましい。
チヤンネル領域７６によつて次のCCDステージ
に送られる電荷は、 QA（α／（α＋β）） であり、チヤンネル領域８０によつて次のCCD
ステージに送られる電荷は、 QB（β／（α＋β）） である。そして、これらの２つの信号はCCDス
テージ、すなわちステージ９０で合同され、電荷
信号： QOUT＝Qbias（α＋β）＋Qsig（α−β） が得られる。α＋β＝１であるから、もしαとβ
の値が（α−β）＝Ｗになるように選択されれば、
前記等式は、 QOUT＝Qbias＋WQsig と書き直すことができる。
もしαとβがβ＞αになるように選択されれ
ば、Ｗは負になる。
ば、Ｗは負になる。
このように出力QOUTは、入力アナログ信号と係
数Ｗの積に一定のバイアスを加えたものに等し
い。第３図の重み付けおよび合計の回路からの出
力信号Qsは、ゲートGioおよび転送ゲート９２
（TG3）を介して供給され、ステージ９０で信号
QOUTと合同され、次のCCDステージ、すなわち
ステージ９４へ転送される電荷QTは： QT＝Qs−QC3＋Qbias によつて与えられる。
数Ｗの積に一定のバイアスを加えたものに等し
い。第３図の重み付けおよび合計の回路からの出
力信号Qsは、ゲートGioおよび転送ゲート９２
（TG3）を介して供給され、ステージ９０で信号
QOUTと合同され、次のCCDステージ、すなわち
ステージ９４へ転送される電荷QTは： QT＝Qs−QC3＋Qbias によつて与えられる。
そして出力構成は既知の方法で電荷QTを検出
し、バイアス電荷を取除いて所望の関数DDに相
当する電圧を生じる。
し、バイアス電荷を取除いて所望の関数DDに相
当する電圧を生じる。
以上の説明で分るように、本発明による構成は
差動増幅器を使用せずにラプラス演算子関数の実
現を可能にする。差動増幅器の代りに、電荷転送
アナログ乗算器構成を、いくつかの簡単な
MOSFETスイツチング素子と一緒に、単一のシ
リコン・チツプに実現して使用することができ
る。本発明による構成を別々のハードウエアの多
数の信号処理ユニツトの代りに使用し、データ取
得およびイメージ処理装置のコスト・パフオーマ
ンスをかなり改善することができる。
差動増幅器を使用せずにラプラス演算子関数の実
現を可能にする。差動増幅器の代りに、電荷転送
アナログ乗算器構成を、いくつかの簡単な
MOSFETスイツチング素子と一緒に、単一のシ
リコン・チツプに実現して使用することができ
る。本発明による構成を別々のハードウエアの多
数の信号処理ユニツトの代りに使用し、データ取
得およびイメージ処理装置のコスト・パフオーマ
ンスをかなり改善することができる。
第１図はラプラス演算子関数の在来の実施例の
概要図、第２図は画素のマトリツクスを含むイメ
ージ面を表わす図、第３図は複数の画素信号を重
み付けし、且つ合同するCCD構造の平面図、第
４図はビデオ・シフト・レジスタからの９番目の
画素信号の非破壊的検出を示す概要図、第５図は
ラプラス演算子関数を得るために、９番目の画素
に負の重みを与え、負に重み付けされた信号と第
３図の回路部分からの出力を合同するための、残
りのCCD回路の平面図、第６Ａ図および第６Ｂ
図はそれぞれ第５図の４象限電荷転送アナログ乗
算器の各々のチヤンネルの動作を示す波形図およ
び平面図である。
概要図、第２図は画素のマトリツクスを含むイメ
ージ面を表わす図、第３図は複数の画素信号を重
み付けし、且つ合同するCCD構造の平面図、第
４図はビデオ・シフト・レジスタからの９番目の
画素信号の非破壊的検出を示す概要図、第５図は
ラプラス演算子関数を得るために、９番目の画素
に負の重みを与え、負に重み付けされた信号と第
３図の回路部分からの出力を合同するための、残
りのCCD回路の平面図、第６Ａ図および第６Ｂ
図はそれぞれ第５図の４象限電荷転送アナログ乗
算器の各々のチヤンネルの動作を示す波形図およ
び平面図である。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力を受け取つて該入力にラプラス演
算を適用するラプラス演算装置であつて、 (a) 上記入力のうち第１の複数の入力について重
み付けされた和を生成する第１のCCDシフト
レジスタと、 (b) 上記入力のうち少なくとも１つの入力につい
て負の重み付けを行う第２のCCDシフトレジ
スタと、 (c) 上記重み付けされた和と上記負の重み付けを
された入力とを合同するCCD合計手段と、 (d) 上記CCD合計手段における電荷を検出する
検出手段と、 を有することを特徴とするラプラス演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US509831 | 1983-06-29 | ||
| US06/509,831 US4568977A (en) | 1983-06-29 | 1983-06-29 | On-chip CCD realization of the Laplacian operator for image signal processing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608985A JPS608985A (ja) | 1985-01-17 |
| JPH023232B2 true JPH023232B2 (ja) | 1990-01-22 |
Family
ID=24028260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026228A Granted JPS608985A (ja) | 1983-06-29 | 1984-02-16 | ラプラス演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4568977A (ja) |
| EP (1) | EP0130295B1 (ja) |
| JP (1) | JPS608985A (ja) |
| CA (1) | CA1204872A (ja) |
| DE (1) | DE3480314D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2572822B1 (fr) * | 1984-11-07 | 1986-12-26 | Anizan Paul | Dispositif analogique parallele de traitement local d'un signal bidimensionnel |
| JPS61236632A (ja) * | 1985-03-29 | 1986-10-21 | Nippon Electric Glass Co Ltd | 生体用結晶化ガラス |
| US4965842A (en) * | 1986-07-22 | 1990-10-23 | Schlumberger Technologies, Inc. | Method and apparatus for measuring feature dimensions using controlled dark-field illumination |
| US4839726A (en) * | 1987-07-31 | 1989-06-13 | Fairchild Weston Systems, Inc. | Video enhancement method and system |
| FR2657207B1 (fr) * | 1990-01-16 | 1992-04-10 | Thomson Csf | Dispositif a transfert de charges a dynamique elargie. |
| US5041912A (en) * | 1990-01-18 | 1991-08-20 | International Business Machines Corporation | Averaging array for CCD imagers |
| US5854859A (en) * | 1996-12-27 | 1998-12-29 | Hewlett-Packard Company | Image sharpening filter providing variable sharpening dependent on pixel intensity |
| US6658551B1 (en) * | 2000-03-30 | 2003-12-02 | Agere Systems Inc. | Method and apparatus for identifying splittable packets in a multithreaded VLIW processor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4010319A (en) * | 1975-11-20 | 1977-03-01 | Rca Corporation | Smear reduction in ccd imagers |
| US4011442A (en) * | 1975-12-22 | 1977-03-08 | General Electric Company | Apparatus for sensing optical signals |
| US4011441A (en) * | 1975-12-22 | 1977-03-08 | General Electric Company | Solid state imaging apparatus |
| US4129887A (en) * | 1977-10-31 | 1978-12-12 | General Electric Company | Solid stage imaging apparatus |
| US4178614A (en) * | 1978-08-24 | 1979-12-11 | Rca Corporation | Readout of a densely packed CCD |
| US4264930A (en) * | 1979-12-10 | 1981-04-28 | International Business Machines Corporation | Charge coupled device incorporating Laplacian thresholding with TDI array |
| US4489390A (en) * | 1981-03-20 | 1984-12-18 | Massachusetts Institute Of Technology | Spatial filter system |
-
1983
- 1983-06-29 US US06/509,831 patent/US4568977A/en not_active Expired - Fee Related
-
1984
- 1984-02-16 JP JP59026228A patent/JPS608985A/ja active Granted
- 1984-04-13 EP EP84104126A patent/EP0130295B1/en not_active Expired
- 1984-04-13 DE DE8484104126T patent/DE3480314D1/de not_active Expired
- 1984-05-18 CA CA000454742A patent/CA1204872A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130295B1 (en) | 1989-10-25 |
| DE3480314D1 (en) | 1989-11-30 |
| CA1204872A (en) | 1986-05-20 |
| US4568977A (en) | 1986-02-04 |
| JPS608985A (ja) | 1985-01-17 |
| EP0130295A2 (en) | 1985-01-09 |
| EP0130295A3 (en) | 1987-08-19 |
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