JPH023169A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH023169A JPH023169A JP63146187A JP14618788A JPH023169A JP H023169 A JPH023169 A JP H023169A JP 63146187 A JP63146187 A JP 63146187A JP 14618788 A JP14618788 A JP 14618788A JP H023169 A JPH023169 A JP H023169A
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- sin
- gate
- sense amplifier
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- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 10
- 230000003068 static effect Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ回路に関し、特に相補型ＭＯＳＦＥＴ
（以下ＣＭＯ８と略する）を用いたメモリ回路に関す
る。
（以下ＣＭＯ８と略する）を用いたメモリ回路に関す
る。
従来のＣＭＯＳメモリ回路の部分回路を第８図に示ス。
第８図はＣＭＯＳスタティックメモリの読み出しに関係
する回路部分だけを取り出したものでＣ１〜Ｃ４はフリ
ップフロップにより構成されるスタティックメモリセル
、Ｄ、、Ｄ、、Ｄ、、Ｄ、はデイジット線、Ｗ、、Ｗ２
はワード線、Ｃ１〜Ｃ４はディジット線負荷トランジス
タ、Ｙ １． Ｙ ２はＹアドレス信号線、Ｑｓ、Ｑｓ
、Ｑｇ、Ｑｅは差動型センスアンプの駆動トランジスタ
％ Ｑｔ＋ Ｑ＋。はセンスアンプの活性化トランジス
タ％ Ｂｌｌ Ｂ２は各々４つのメモリセルからなるブ
ロック、Ｑｌｌｌ Ｑ１２はブロックＢ、のセンスアン
プの負荷トランジスタ、Ｑ＋ｓ＋ Ｑ１４はブロックＢ
２のセンスアンプの負荷トランジスタ、ＲＢＩ、π百１
．ＲＢ２．π百■は各々ブロック１．ブロック２のリー
ドバス、ＢＳｌ、ＢＳ２は各々ブロックｌ、ブロック２
を選択する選択信号、ＱＩＳ〜ｑ＋ｒはブロック１又は
２のリードバスのうち一方をブロック選択信号ＢＳ１、
ＥＳ２によって選択してセンスアンプＳＡの入力線ＳＩ
Ｎ、ＳＩＮに接続するトランスファーゲートである。こ
こでブロックＢ１には４つのメモリセルしか含まれてい
ないが、これは簡単の為にこうしただけであって、通常
数百側のメモリセルが含まれている。また、このように
メモリセルを複数のブロックに分割するのはデイジット
線に設ケたセンスアンプのリードバスの配線の寄生！抗
、容量を減らして動作を高速化する為であり昨今のメモ
リの大容量化とともに広く用いられるようになってきた
技術である。
する回路部分だけを取り出したものでＣ１〜Ｃ４はフリ
ップフロップにより構成されるスタティックメモリセル
、Ｄ、、Ｄ、、Ｄ、、Ｄ、はデイジット線、Ｗ、、Ｗ２
はワード線、Ｃ１〜Ｃ４はディジット線負荷トランジス
タ、Ｙ １． Ｙ ２はＹアドレス信号線、Ｑｓ、Ｑｓ
、Ｑｇ、Ｑｅは差動型センスアンプの駆動トランジスタ
％ Ｑｔ＋ Ｑ＋。はセンスアンプの活性化トランジス
タ％ Ｂｌｌ Ｂ２は各々４つのメモリセルからなるブ
ロック、Ｑｌｌｌ Ｑ１２はブロックＢ、のセンスアン
プの負荷トランジスタ、Ｑ＋ｓ＋ Ｑ１４はブロックＢ
２のセンスアンプの負荷トランジスタ、ＲＢＩ、π百１
．ＲＢ２．π百■は各々ブロック１．ブロック２のリー
ドバス、ＢＳｌ、ＢＳ２は各々ブロックｌ、ブロック２
を選択する選択信号、ＱＩＳ〜ｑ＋ｒはブロック１又は
２のリードバスのうち一方をブロック選択信号ＢＳ１、
ＥＳ２によって選択してセンスアンプＳＡの入力線ＳＩ
Ｎ、ＳＩＮに接続するトランスファーゲートである。こ
こでブロックＢ１には４つのメモリセルしか含まれてい
ないが、これは簡単の為にこうしただけであって、通常
数百側のメモリセルが含まれている。また、このように
メモリセルを複数のブロックに分割するのはデイジット
線に設ケたセンスアンプのリードバスの配線の寄生！抗
、容量を減らして動作を高速化する為であり昨今のメモ
リの大容量化とともに広く用いられるようになってきた
技術である。
さてこの従来回路ではワード線とＹアドレス線によって
選択されたメモリセルのデータがセンスアンプにより増
幅されリードバスＲＢＩ、ＲＢＩ。
選択されたメモリセルのデータがセンスアンプにより増
幅されリードバスＲＢＩ、ＲＢＩ。
ＲＢ２．πＢ２に現われる。そしてこのデータをブロッ
ク選択信号ＢＳＩ、ＢＳ２でどちらか一方だけ選択して
次段のセンスアンプＳＡの入力信号線ＳＩＮ、ＳＩＮに
接続するわけである。
ク選択信号ＢＳＩ、ＢＳ２でどちらか一方だけ選択して
次段のセンスアンプＳＡの入力信号線ＳＩＮ、ＳＩＮに
接続するわけである。
上述した従来のＣＭＯＳスタティックメモリではリード
バスＲＢＩ、ＲＢＩ、ＲＢ２．ＲＢ２のデータをセンス
アンプＳＡの入力信号線ＳＩＮ。
バスＲＢＩ、ＲＢＩ、ＲＢ２．ＲＢ２のデータをセンス
アンプＳＡの入力信号線ＳＩＮ。
ＳＩＮに接続する為にＰチャンネル型ＭＯＳＦＥＴＱ＋
５〜Ｑ１８から成るトランスファーゲートを用いている
為リードバスとＳＩＮ、ＳＩＮの振幅は同一でかつリー
ドバスよりＳＩＮ、ＳＩＮは遅れてしまうという問題点
があった。
５〜Ｑ１８から成るトランスファーゲートを用いている
為リードバスとＳＩＮ、ＳＩＮの振幅は同一でかつリー
ドバスよりＳＩＮ、ＳＩＮは遅れてしまうという問題点
があった。
本発明のメモリ回路は２組以上の相補のデータ線対のう
ちの一組をアドレス信号をデコードした選択信号をゲー
ト入力とするトランスファーゲートにより選択して相補
のデータバス線対に接続するように構成されたものであ
って、前記トランスファーゲートとしてＰチャンネル型
ＭＯＳＦＥＴを用いるとともに、前記相補のデータバス
線対と接地間にＮチャンネル型ＭＯＳＦＥＴを接続し、
該Ｎチャンネル型ＭＯＳＦＥＴのゲートに該Ｎチャンネ
ル型ＭＯＳＦＥＴのスレッショルド電圧より高い電圧を
供給するようにしたことを特徴とする。
ちの一組をアドレス信号をデコードした選択信号をゲー
ト入力とするトランスファーゲートにより選択して相補
のデータバス線対に接続するように構成されたものであ
って、前記トランスファーゲートとしてＰチャンネル型
ＭＯＳＦＥＴを用いるとともに、前記相補のデータバス
線対と接地間にＮチャンネル型ＭＯＳＦＥＴを接続し、
該Ｎチャンネル型ＭＯＳＦＥＴのゲートに該Ｎチャンネ
ル型ＭＯＳＦＥＴのスレッショルド電圧より高い電圧を
供給するようにしたことを特徴とする。
次に、本発明について第１図を参照して説明する。
第１図は本発明を用いたＣＭＯＳスタティックメモリの
部分回路図である。
部分回路図である。
第１図の回路が第８図に示した従来例と異なる点はセン
スアンプＳＡの入力信号線ＳＩＮ、ＳＩＮと接地間にＮ
チャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ｓ 。
スアンプＳＡの入力信号線ＳＩＮ、ＳＩＮと接地間にＮ
チャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ｓ 。
Ｑ２゜が付加され、そのゲートが入出力が接続されたイ
ンバータエの出力に接続されているという点である。こ
の回路を用いることによりトランスファーゲー）ＱＣｓ
〜Ｑ１□の入力側であるリードバスＲＢＩ、ＲＢＩ又は
ＲＢ２．ＲＢ２の信号電圧よりセンスアンプ入力信号線
ＳＩＮ、ＳＩＮの信号電圧を大きくすることができる。
ンバータエの出力に接続されているという点である。こ
の回路を用いることによりトランスファーゲー）ＱＣｓ
〜Ｑ１□の入力側であるリードバスＲＢＩ、ＲＢＩ又は
ＲＢ２．ＲＢ２の信号電圧よりセンスアンプ入力信号線
ＳＩＮ、ＳＩＮの信号電圧を大きくすることができる。
以下に第２図〜第５図を用いてその動作原理を説明する
。
。
本発明の要点であるＰチャンネル型トランスファーゲー
トとその出力端と接地間にＮチャンネル型ＭＯＳＦＥＴ
を接続した回路をとり出したものを第２図に示した。第
２図の回路と第１図との対応は次のようになっている。
トとその出力端と接地間にＮチャンネル型ＭＯＳＦＥＴ
を接続した回路をとり出したものを第２図に示した。第
２図の回路と第１図との対応は次のようになっている。
第１図におけるＰチャンネル型トランスファーゲートＱ
１５〜Ｑ１．は第２図のＱｌに相当し、またセンスアン
プＳＡの入力信号線ＳＩＮ、ＳＩＮと接地間のＮチャン
ネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ｅ 、 Ｑ ｚ
。は第２図のＱ２に相当する。第１図のトランスファー
ゲートＱ１．〜Ｑ ＋ ａは、動作時にはゲートに印加
されているＢＳＩ又はＢＳ２が接地レベルになるので、
第２図ではＱｌのゲートは接地している。
１５〜Ｑ１．は第２図のＱｌに相当し、またセンスアン
プＳＡの入力信号線ＳＩＮ、ＳＩＮと接地間のＮチャン
ネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ｅ 、 Ｑ ｚ
。は第２図のＱ２に相当する。第１図のトランスファー
ゲートＱ１．〜Ｑ ＋ ａは、動作時にはゲートに印加
されているＢＳＩ又はＢＳ２が接地レベルになるので、
第２図ではＱｌのゲートは接地している。
次に、第３図を用いて第２図の回路の動作を説明する。
第３図は出力端子ＯＵＴの電圧を横軸にとり縦軸にＱｌ
（Ｑ２）のドレイン電流をとったグラフであり、曲線
３１は入力端子ＩＮの電圧がＶ ＩＮ ’の時のＱｌの
ドレイン電流と出力端子ＯＵＴの電圧の関係を表わし、
曲線３２は入力端子ＩＮの電圧がＶＩＨの時のＱ、のド
レイン電流と出力端子ＯＵＴの電圧の関係を表わし、曲
線３３はＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２のドレイン電流と出力端子ＯＵＴの電圧の関係を表わ
している。この図から入力端子電圧がＶＴＮｐ ｖ、Ｎ
’の時の出力電圧Ｖ。ｌＪＹ＋ＶＯＵＴ’を求めること
ができる。つまり入力端子電圧がｖｌＮの時の出力電圧
は曲線３２と３３との交点の電圧であり、又、入力端子
電圧がＶ工、′の時の出力電圧は曲線３１と３３との交
点となる。この図かられかるようにＮチャンネル型ＭＯ
ＳＦＥＴの飽和電流とトランスファーゲートの飽和電流
値をほぼ等しい値にし入力端子電圧の変化によりＮチャ
ンネル型ＭＯＳＦＥＴの動作曲線との交点が大きく移動
するように設計することにより入力電圧より出力電圧を
大きな振幅にすることができる。
（Ｑ２）のドレイン電流をとったグラフであり、曲線
３１は入力端子ＩＮの電圧がＶ ＩＮ ’の時のＱｌの
ドレイン電流と出力端子ＯＵＴの電圧の関係を表わし、
曲線３２は入力端子ＩＮの電圧がＶＩＨの時のＱ、のド
レイン電流と出力端子ＯＵＴの電圧の関係を表わし、曲
線３３はＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２のドレイン電流と出力端子ＯＵＴの電圧の関係を表わ
している。この図から入力端子電圧がＶＴＮｐ ｖ、Ｎ
’の時の出力電圧Ｖ。ｌＪＹ＋ＶＯＵＴ’を求めること
ができる。つまり入力端子電圧がｖｌＮの時の出力電圧
は曲線３２と３３との交点の電圧であり、又、入力端子
電圧がＶ工、′の時の出力電圧は曲線３１と３３との交
点となる。この図かられかるようにＮチャンネル型ＭＯ
ＳＦＥＴの飽和電流とトランスファーゲートの飽和電流
値をほぼ等しい値にし入力端子電圧の変化によりＮチャ
ンネル型ＭＯＳＦＥＴの動作曲線との交点が大きく移動
するように設計することにより入力電圧より出力電圧を
大きな振幅にすることができる。
第４図は第２図の回路の入力端子電圧と出力電圧との関
係を表わしたもので、入力電圧ＶＩＮが４ｖ前後で出力
電圧Ｖ。ｔｌＴが大きく変化することがわかる。
係を表わしたもので、入力電圧ＶＩＮが４ｖ前後で出力
電圧Ｖ。ｔｌＴが大きく変化することがわかる。
第５図は本発明の第２の実施例によるＣＭＯＳスタティ
ックメモリの部分回路図である。この回路構成は第１の
実施例と同じようにセンスアンプＳＡの入力信号線ＳＩ
Ｎ、ＳＩＮと接地間にＮチャンネル型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ＋ ＊ 、 Ｑ ２゜を設けることにより
Ｐチャンネルトランスファーゲートの入力であるリード
バスＲＢＩ、ＲＢＩ （ＲＥ２゜ＲＢ２）の信号電圧よ
りＳＩＮ、ＳＩＮの信号電圧を大きくしたものであるが
、第１の実施例ではＳＩＮ、ＳＩＮと接地間に設けられ
たＮチャンネル型ＭＯ８Ｆ’ＥＴ Ｑ、。ｌ Ｑｚ。
ックメモリの部分回路図である。この回路構成は第１の
実施例と同じようにセンスアンプＳＡの入力信号線ＳＩ
Ｎ、ＳＩＮと接地間にＮチャンネル型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ＋ ＊ 、 Ｑ ２゜を設けることにより
Ｐチャンネルトランスファーゲートの入力であるリード
バスＲＢＩ、ＲＢＩ （ＲＥ２゜ＲＢ２）の信号電圧よ
りＳＩＮ、ＳＩＮの信号電圧を大きくしたものであるが
、第１の実施例ではＳＩＮ、ＳＩＮと接地間に設けられ
たＮチャンネル型ＭＯ８Ｆ’ＥＴ Ｑ、。ｌ Ｑｚ。
のゲートをインバータエの出力電圧で制御していたのに
対して、第２の実施例ではＱ２１〜Ｑ２Ｓから成る回路
により制御している点が異なっている。
対して、第２の実施例ではＱ２１〜Ｑ２Ｓから成る回路
により制御している点が異なっている。
次にこの回路の動作を第６図、第７図を用いて説明する
。
。
第６図は第５図の回路のＲＢＩ、πＢｌ〜ＳＩＮ。
ＳＩＮの間のＱ １ｓ〜Ｑ２５により構成された部分を
抜き出したものである。但し、第５図の回路の動作では
ＢＳＩとＢＳ２はどちらか一方だけが選択（つまりレベ
ル）されているのでＰチャンネル型ＭＯＳＦＥＴは一組
、４個のみが第６図では記されている。また第６図にお
いては各ＭＯＳＦＥＴのサイズを下記の様に選ぶ。
抜き出したものである。但し、第５図の回路の動作では
ＢＳＩとＢＳ２はどちらか一方だけが選択（つまりレベ
ル）されているのでＰチャンネル型ＭＯＳＦＥＴは一組
、４個のみが第６図では記されている。また第６図にお
いては各ＭＯＳＦＥＴのサイズを下記の様に選ぶ。
Ｑｌのサイズ＝Ｑ２のサイズ・・・・・・（１）Ｑｌの
サイズ” Ｑ ４のサイズ・・・・・・（２）Ｑ、のサ
イズ＝Ｑ、のサイズ・・・・・・（３）Ｑｌのサイズ：
Ｑ、のサイズ＝ Ｑｌのサイズ：ＪｒＸＱｌのサイズ・・・・・・（４）
またＱｌ、Ｑ２とＱ ３ 、 Ｑ ４の飽和電流をほぼ
等しくなるようにすることは第一の実施例と同様である
。
サイズ” Ｑ ４のサイズ・・・・・・（２）Ｑ、のサ
イズ＝Ｑ、のサイズ・・・・・・（３）Ｑｌのサイズ：
Ｑ、のサイズ＝ Ｑｌのサイズ：ＪｒＸＱｌのサイズ・・・・・・（４）
またＱｌ、Ｑ２とＱ ３ 、 Ｑ ４の飽和電流をほぼ
等しくなるようにすることは第一の実施例と同様である
。
次に第７図を用いて第６図の回路の動作を説明する。
第７図は第３図と同様に横軸に電圧を縦軸に電流をとっ
たもので曲線７１はＰチャンネルＭＯＳＦＥＴ Ｑ２
のソースがＶπの時のドレイン電圧とドレイン電流の関
係を表わし、曲線７２はＰチャンネルＭＯＳＦＥＴ
Ｑ、のソースがｖｌＮの時のドレイン電圧とドレイン電
流の関係を表わし、曲線７３はＮチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｓ及びＱ４のドレイン電圧とドレイ
ン電流の関係を表わし、曲線７４はＰチャンネル型ＭＯ
ＳＦＥＴ ＱｓとＱ、のドレイン電圧とＱ ｓ 、
Ｑ ｓを流れるドレイン電流の和の電流の関係を表わし
曲線７５はＮチャンネル型ＭＯＳＦＥＴ Ｑ、のドレ
イン電圧（＝ゲート電圧）とドレイン電流との関係を表
わしている。
たもので曲線７１はＰチャンネルＭＯＳＦＥＴ Ｑ２
のソースがＶπの時のドレイン電圧とドレイン電流の関
係を表わし、曲線７２はＰチャンネルＭＯＳＦＥＴ
Ｑ、のソースがｖｌＮの時のドレイン電圧とドレイン電
流の関係を表わし、曲線７３はＮチャンネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｓ及びＱ４のドレイン電圧とドレイ
ン電流の関係を表わし、曲線７４はＰチャンネル型ＭＯ
ＳＦＥＴ ＱｓとＱ、のドレイン電圧とＱ ｓ 、
Ｑ ｓを流れるドレイン電流の和の電流の関係を表わし
曲線７５はＮチャンネル型ＭＯＳＦＥＴ Ｑ、のドレ
イン電圧（＝ゲート電圧）とドレイン電流との関係を表
わしている。
第７図のグラフではＱ５．Ｑ、のサイズはＱｌ。
Ｑ２の１／２としＱ７のサイズはＱｌ、Ｑ−と同じであ
ると仮定している。従って曲線７４は曲線７１と７２と
のほぼ中間に位置し、また曲線７３と７５は電圧がＶＲ
ＩＩＰの所で交わることになる。第６図の回路の出力電
圧Ｖ。。Ｔｒ ＶＯＩＪ？は第３図の場合と同じように
して各々曲線７２と７３の交点及び曲線７１と７３の交
点となる。このように第６図の回路ではＮチャンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ 、 Ｑ ４のゲート電
圧が、出力電圧Ｖ。ＵＴとＶＯＵＴの中間の値に自動的
に設定され、かつ入力電圧Ｖ ＩＮ ｒ−が変化した場
合でもそれに応じてＱｌ、Ｑ、のゲート電圧が変化する
為、第１の実施例よりも動作余裕が大きく使いやすいと
いう特徴がある。しかしながら−見して明らかなように
本実施例は構成するのに必要なＭＯＳＦＥＴの数が多く
チップ面積の増大を招くため用途に応じて第一、第二の
実施例の回路を使いわけることが望ましい。
ると仮定している。従って曲線７４は曲線７１と７２と
のほぼ中間に位置し、また曲線７３と７５は電圧がＶＲ
ＩＩＰの所で交わることになる。第６図の回路の出力電
圧Ｖ。。Ｔｒ ＶＯＩＪ？は第３図の場合と同じように
して各々曲線７２と７３の交点及び曲線７１と７３の交
点となる。このように第６図の回路ではＮチャンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ 、 Ｑ ４のゲート電
圧が、出力電圧Ｖ。ＵＴとＶＯＵＴの中間の値に自動的
に設定され、かつ入力電圧Ｖ ＩＮ ｒ−が変化した場
合でもそれに応じてＱｌ、Ｑ、のゲート電圧が変化する
為、第１の実施例よりも動作余裕が大きく使いやすいと
いう特徴がある。しかしながら−見して明らかなように
本実施例は構成するのに必要なＭＯＳＦＥＴの数が多く
チップ面積の増大を招くため用途に応じて第一、第二の
実施例の回路を使いわけることが望ましい。
以上説明したように本発明はＰチャンネル型ＭＯＳＦＥ
Ｔを用いたトランスファーゲートの出力端と接地との間
にＮチャンネル型ＭＯＳＦＥＴを設け、そのゲート電圧
を該Ｎチャンネル型ＭＯＳＦＥＴのスレッショルド電圧
より高い電圧を供給することによりトランスファーゲー
トの出力側の電圧振幅を入力側より大きくすることがで
きるという効果がある。
Ｔを用いたトランスファーゲートの出力端と接地との間
にＮチャンネル型ＭＯＳＦＥＴを設け、そのゲート電圧
を該Ｎチャンネル型ＭＯＳＦＥＴのスレッショルド電圧
より高い電圧を供給することによりトランスファーゲー
トの出力側の電圧振幅を入力側より大きくすることがで
きるという効果がある。
従来トランスファーゲートは単なるスイッチングマトリ
ックスとしての機能を有しているのみであり、遅延時間
を増大させていたが本発明による回路を用いれば、トラ
ンスファーゲートに増幅機能を持たせることができる為
、メモリ回路の読み出し用のセンスアンプの段数を減ら
すことができ消費電力、チップ面積、遅延時間の低減が
可能となる。
ックスとしての機能を有しているのみであり、遅延時間
を増大させていたが本発明による回路を用いれば、トラ
ンスファーゲートに増幅機能を持たせることができる為
、メモリ回路の読み出し用のセンスアンプの段数を減ら
すことができ消費電力、チップ面積、遅延時間の低減が
可能となる。
第１図は本発明の第１の実施例によるＣＭＯＳスタティ
ックメモリの部分回路図、第２図、第３図、第４図は本
発明の第１の実施例の回路の動作を説明する図、第５図
は本発明の第２の実施例によるＣＭＯＳスタティックメ
モリの部分回路図、第６図、第７図は本発明の第２の実
施例の回路動作を説明する図、第８図は従来のＣＭＯＳ
スタティックメモリの部分回路図である。 第１図、第５図、第８図において Ｑ１〜Ｑ、・・・・・・ディジット線負荷ＭＯＳＦＥＴ
、Ｃ１〜Ｃ４・・・・・・メモリセル％ Ｗ、、Ｗ２・
・・・・・ワード線、Ｄ、、 「、Ｄｚ、Ｄｚ・・・・
・・デイジット線、Ｙｌ。 Ｙ２・・・・・・Ｙアドレス選択信号線、Ｑｓ、 Ｑａ
＋ Ｑｓ。 Ｑ、・・・・・・センスアンプの駆動用ＭＯＳＦＥＴ、
Ｑ、。 Ｑｌ。・・・・・・センスアンプの活性化ＭＯＳＦＥＴ
、Ｂ、。 Ｂ２・・・・・・セルアレイブロック、Ｑｎ、Ｑｌ□・
・・・・・ブロック１のセンスアンプ負荷Ｍ ＯＳ Ｆ
Ｅ Ｔ 。 Ｑ １３１ Ｃ１４・・・・・・ブロック２のセンスア
ンプ負荷ＭＯＳＦＥＴ％ＢＳＩ、ＢＳ２・・・・・・セ
ルアレイブロック選択信号、ＳＩＮ、ＳＩＮ・・・・・
・センスアンプＳＡの入力信号、ＳＡ・・・・・・セン
スアンプ％ Ｑｌ＃〜Ｑ１ｇ・・・・・・トランスファ
ーゲートＭＯＳＦＥＴ、Ｑｎ、、Ｑｚｏ−−Ｎチャンネ
ル型ＭＯＳＦＥＴ第１図において 工・・・・・・イン
バータ第５図において Ｑｚ＋〜Ｑ２５・・・・・・Ｎ
チャンネル型ＭＯＳＦＥＴＱ＋ｓ、Ｃ２゜のゲート電圧
発生用ＭＯＳＦＥＴ。 代理人 弁理士 内 原 晋 第１刺 Ｖρ１１７ ￥５４０ Ｎ ガタ図 θ（Ｊ７ ′ｒＪ３図 θ０ｒ ｙ５’を図
ックメモリの部分回路図、第２図、第３図、第４図は本
発明の第１の実施例の回路の動作を説明する図、第５図
は本発明の第２の実施例によるＣＭＯＳスタティックメ
モリの部分回路図、第６図、第７図は本発明の第２の実
施例の回路動作を説明する図、第８図は従来のＣＭＯＳ
スタティックメモリの部分回路図である。 第１図、第５図、第８図において Ｑ１〜Ｑ、・・・・・・ディジット線負荷ＭＯＳＦＥＴ
、Ｃ１〜Ｃ４・・・・・・メモリセル％ Ｗ、、Ｗ２・
・・・・・ワード線、Ｄ、、 「、Ｄｚ、Ｄｚ・・・・
・・デイジット線、Ｙｌ。 Ｙ２・・・・・・Ｙアドレス選択信号線、Ｑｓ、 Ｑａ
＋ Ｑｓ。 Ｑ、・・・・・・センスアンプの駆動用ＭＯＳＦＥＴ、
Ｑ、。 Ｑｌ。・・・・・・センスアンプの活性化ＭＯＳＦＥＴ
、Ｂ、。 Ｂ２・・・・・・セルアレイブロック、Ｑｎ、Ｑｌ□・
・・・・・ブロック１のセンスアンプ負荷Ｍ ＯＳ Ｆ
Ｅ Ｔ 。 Ｑ １３１ Ｃ１４・・・・・・ブロック２のセンスア
ンプ負荷ＭＯＳＦＥＴ％ＢＳＩ、ＢＳ２・・・・・・セ
ルアレイブロック選択信号、ＳＩＮ、ＳＩＮ・・・・・
・センスアンプＳＡの入力信号、ＳＡ・・・・・・セン
スアンプ％ Ｑｌ＃〜Ｑ１ｇ・・・・・・トランスファ
ーゲートＭＯＳＦＥＴ、Ｑｎ、、Ｑｚｏ−−Ｎチャンネ
ル型ＭＯＳＦＥＴ第１図において 工・・・・・・イン
バータ第５図において Ｑｚ＋〜Ｑ２５・・・・・・Ｎ
チャンネル型ＭＯＳＦＥＴＱ＋ｓ、Ｃ２゜のゲート電圧
発生用ＭＯＳＦＥＴ。 代理人 弁理士 内 原 晋 第１刺 Ｖρ１１７ ￥５４０ Ｎ ガタ図 θ（Ｊ７ ′ｒＪ３図 θ０ｒ ｙ５’を図
Claims (1)
- ２組以上の相補のデータ線対のうちの一組をアドレス
信号をデコードした選択信号をゲート入力とするトラン
スファーゲートにより選択して相補のデータバス線対に
接続するように構成されたメモリ回路において前記トラ
ンスファーゲートとしてＰチャンネル型ＭＯＳＦＥＴを
用いるとともに前記相補のデータバス線対と接地間にＮ
チャンネル型ＭＯＳＦＥＴを接続し、該Ｎチャンネル型
ＭＯＳＦＥＴのゲートに該Ｎチャンネル型ＭＯＳＦＥＴ
のスレッショルド電圧より高い電圧を供給するようにし
たことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146187A JPH0766668B2 (ja) | 1988-06-13 | 1988-06-13 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146187A JPH0766668B2 (ja) | 1988-06-13 | 1988-06-13 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023169A true JPH023169A (ja) | 1990-01-08 |
| JPH0766668B2 JPH0766668B2 (ja) | 1995-07-19 |
Family
ID=15402103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146187A Expired - Fee Related JPH0766668B2 (ja) | 1988-06-13 | 1988-06-13 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766668B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11619426B2 (en) | 2018-03-07 | 2023-04-04 | Enersion Inc. | Adsorption-based heat pump |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358697A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | スタテイツク型半導体記憶装置 |
-
1988
- 1988-06-13 JP JP63146187A patent/JPH0766668B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358697A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | スタテイツク型半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11619426B2 (en) | 2018-03-07 | 2023-04-04 | Enersion Inc. | Adsorption-based heat pump |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766668B2 (ja) | 1995-07-19 |
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