JPH02310634A - プログラム暴走監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、プログラム暴走監視方式に関する。

より詳細には、本発明は、所定のプログラムを実行する
情報処理装置により制御される電子機器にふいて、特に
プログラム処理の暴走を監視し、暴走検出に伴い対応処
理を起動させる新規なプログラム監視方式に関する。

従来の技術　　− エンジン制御等のように、情報処理装置による制御の信
頼性が特に高く求められる場合に、その情報処理装置に
より定期的に初期化されるカウンタを設け、このカウン
タが所定の値を越えても初期化されなかった場合に、こ
れを情報処理装置の異常と見做す手法がある。このよう
な手法は、ウォッチドッグタイマー等と呼ばれて、通常
は、単純な分周回路より構成されている。

第４図は、上述のような監視方式の提携的な実施例を示
す図である。

同図に示すように、この回路は、システムをリセットす
るための信号を発生させるシステムリセットコントロー
ラ４０４　と主記憶装置４０１のアドレス空間内の位置
を示すプログラムカウンタ４０５との下で動作する、動
作プログラムを格納した主記憶装置４０１と、中央処理
演算装置（以下、ＣＰＵと記載する）４０２と、プログ
ラムの実行中に一定クロック毎にカウント・アップされ
る暴走監視タイマー４０３　とを備えている。

ここで、暴走監視タイマー４０３は、ＣＰ　０４０２よ
り送られる信号で一定期間毎にリセットされる。

尚、この信号は主記憶装置４０１に記憶される命令によ
り制御することが可能である。

第５図は、第４図に示した情報処理装置の動作を説明す
るフローチャートである。

即ち、この装置においては、第５図にステップ５０１と
して示すように、主記憶装置４０１に記憶されたプログ
ラムが定期的にタイマー４０３をリセットする処理が提
起的に実行される。また、タイマー４０３のリセット処
理以外の通常動作は、続くステップ５０２として実行さ
れる。

これらの処理と同時に、ステップ５０３として示すよう
に、ＣＰ　Ｕ２Ｏ５は、タイマー４０３のオーバーフロ
ーを監視し、オーバーフローを検出すると、プログラム
が暴走しているためにタイマー４０３リセツト処理が行
われなかったと判断してシステム・リセット・コントロ
ーラ４０４に信号を送る。続いて、ステップ５０４はし
て示すように、リセット・コントローラ４０４から各制
御システムに対してシステム・リセット信号を送る。

発明が解決しようとする課題 上述のような従来の暴走監視タイマーは、システム・リ
セットの起動によりプログラム・カウンタやＲＡＭを初
期化する。このとき、リセット処理以前に処理されてい
たプログラムの継続ができなくなる場合がある。例えば
、ＶＴＲの予約録画制御している情報処理装置に暴走が
検出され、リセットが実行された場合、システム・リセ
ット後には外部から人力されていた設定条件が消去され
てしまい、録画または録画の待機を継続できない。

そこで、本発明は、上記従来技術の問題点を解決し、暴
走検出により装置の初期化が実行された後にも、初期化
以前と継続的な動作を実行し得る新規なプログラム暴走
監視方式を提供することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、記憶装置、に格納したプログラ
ムを実行するＣＰＵと、該ＣＰＵによって゛定期的に初
期化されるタイム・カウンタと、該タイム・カウンタの
オーバフローを検出することによって情報処理装置の暴
走を検出する監視装置とを含む情報処理装置の制御の下
で動作する電子機器において、正常動作時に実行すべき
プログラムを格納した第１記憶装置と、暴走時に情報処
理装置を正常動作に復帰するためのプログラムを格納し
た第２記憶装置と、前記監視装置の制御の下で前記ＣＰ
Ｕが選択的に該第１記憶装置および第２記憶装置に格納
されたプログラムを処理するように構成されたマルチプ
レクサとを前記情報処理装置に備え、前記監視装置が暴
走を検出した際に、該第２記憶装置に格納されたプログ
ラムを実行することによって正常動作を復帰することを
特徴とする電子機器におけるプログラム暴走監視方式が
提供される。

弁理 前述した従来の技術に対し、本発明に係るプログラム暴
走監視方式では、電子機器の通常動作処理が記憶された
主記憶装置とは異なる領域に、正常動作に戻るための処
理を格納し、プログラムの暴走が検出されたときには、
初期化を行わずにはこの正常動作に戻るための処理に制
御を移して動作の正常孔を行う。

従って、暴走発生から正常動作への復帰処理が高速化さ
れると共に、暴走発生以前の処理結果が失われていない
ので、暴走前の処理を継続して実行することが可能にな
る。

以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に係るプログラム暴走監視方式を実施
できる情報処理装置の構成例を示すブロック図である。

同図に示すように、この情報処理装置は、第１および第
２の主記憶装置１０１および１０３、プログラムカウン
タ１０２、マルチプレクサｌＱ４、ＣＰＵ１０５および
暴走監視タイマー１０６から主に構成されている。

ここで、主記憶装置１０１は、この装置の正常動作時の
処理を規定したプログラムを格納している。

一方、主記憶装置１０３は、暴走が検出されたときに正
常なプログラム処理を再開するために、リセットを行う
箇所や第１主記憶装置１０１の戻り番地等を含むプログ
ラムが格納されている。プログラム・カウンター１０２
は、ＣＰＵ１０５の処理実行において、主記憶装置のア
ドレスを指定するための３ｂｉｔｓのカウンタである。

また、マルチプレクサ１０４は、ＣＰＵが第１主記憶装
置１０１および第２主記憶装置１０３の何れの命令を受
けつけるかを選択する。暴走監視タイマー０６は、ＣＰ
Ｕ１０５から送られるリセット信号で定期的にリセット
され、リセットされなかった場合はオーバーフローして
暴走を通知する。

第２°図は、上述のように構成された装置の動作を説明
するフローチャートである。

ＣＰ　Ｕ２Ｏ５は、プログラムの処理に先立って、ステ
ップ２０１として示すように、タイマー１０６を初期化
し、続いて、ステップ２０２として、第１の主記憶装置
１０１の命令を読み込んで処理を実行する。次に、ステ
ップ２０３として、暴走監視タイマー１０６がオーバー
フローを起こしていないかを監視する。ここで、正常に
プログラムが実行されていれば、オーバーフローは検出
されないのでステップ２０１．２０２および２０３の動
作を繰り返す。

一方、プログラムが暴走すると、ステップ２０３におい
てタイマー１０６のオーバーフローが検出される。そこ
で、ＣＰＵ１０５は、ステップ２０４として、プログラ
ムカウンタ１０３にリセット信号を送り値をＯＯＨに設
定した後、ステップ２０５においてマルチ・プレクサ１
０４の入力方向を第１主記憶装置１０１から第２主記憶
装置１０３に切り換える。

そこで、ステップ２０６以降は、ＣＰ　Ｕ２Ｏ５は、第
２主記憶装置１０３の命令を読み込んで正常な動作への
復帰処理を実行する。そして、この復帰処理の最後に、
ステップ２０７として、ＣＰＵ１０５の処理を第１の主
記憶装置に格納された正常動作プログラムの戻り番地を
プログラム・カウンタ１０２に書き込む。続いて、ステ
ップ２０８として、マルチプレクサ１０４の人力方向を
、第二主記憶装置１０３から第一主記憶装置１０１に切
り換え、暴走の発生により中断した正常プログラム処理
を続行する。

実施例２ 第３図は、本発明に係るプログラム暴走監視方式を実施
し得る装置の他の構成例である。

この装置は、実施例１において第１図に示した装置と同
様に、第１および第２の主記憶装置１０１および３０３
、プログラムカウンタ１０２、マルチプレクサ１０４　
、ＣＰ　Ｕ２Ｏ５および暴走監視タイマー１０６から主
に構成されている。これらの構成要素の構成並びに動作
については、実施例１と同じであり、その詳細な説明は
省略する。

ここで、実施例２の装置において特徴的な構成は、第２
主記憶装置３０３が、プログラム暴走時に正常動作に戻
るための処理を実行するプログラムを記憶した第２の主
記憶装置を書き換え可能ＲＯＭ（以下ＦＲＯＭと称す）
で構成し、更に、ＦＲＯＭ書込み装置３０７を具備して
いることである。

即ち、この装置においては、第２の主記憶装置３０３が
ＦＲＯＭであるため、第２の主記憶装置３０３に記憶さ
れた暴走時の実行処理用プログラムを複数の応用システ
ムに適合するよう、第１の主記憶装置に組み込まれた通
常処理プログラムを固定した後、短時間で単独に設定す
ることが可能であるという利点がある。

発明の詳細 な説明したように、本発明に係るプログラム暴走監視方
式においては、電子機器の通常動作プログラムが記憶さ
れた装置とは異なる、第２の記憶装置に暴走時に処理す
るためのプログラムを格納し、暴走検出時にはこの第２
の記憶装置に格納されたプログラムによって正常な動作
を回復する。

従って、この方式の下で動作する情報処理装置において
は、処理プログラムが暴走ルーチン内に入る可能性がな
くなり、更に、第２の記憶装置にプログラムに正常動作
がすぐ続行できるようなプログラムを格納すれば、装置
の全てを初期化する従来の方式に比較して実質的な動作
の中断時間を短縮することができる。また、暴走発生後
に、暴走前の処理を継続して実行することが可能となる
。

【図面の簡単な説明】

第１図は、本発明に係るプログラム暴走監視方式の下で
動作する情報処理装置の構成例を示すブロック図であり
、 第２図は、第１図に示した情報処理装置の動作を説明す
るフローチャートであり、 第３図は、本発明に係るプログラム暴走監視方式の下で
動作する情報処理装置の他の構成例を示すブロック図で
あり、 第４図は、従来のプログラム暴走監視方式の下で動作す
る情報処理装置の典型的な構成を示すブロック図であり
、 第５図は、第４図に示した情報処理装置の動作を説明す
るフローチャートである。 〔主な参照番号〕、 １０１　　・・・第１の主記憶装置、 １０２　　・・・プログラム・カウンタ、１０３　　・
・・第２の主記憶装置、 １０４　　・・・マルチ・プレクサ、 １０５　　・・・中央演算処理装置（ＣＰＵ）、１０６
　　・・・暴走監視タイマー。

Claims (1)

1. 【特許請求の範囲】 記憶装置に格納したプログラムを実行するＣＰＵと、該
   ＣＰＵによって定期的に初期化されるタイム・カウンタ
   と、該タイム・カウンタのオーバフローを検出すること
   によって情報処理装置の暴走を検出する監視装置とを含
   む情報処理装置の制御の下で動作する電子機器において
   、 正常動作時に実行すべきプログラムを格納した第１記憶
   装置と、暴走時に情報処理装置を正常動作に復帰するた
   めのプログラムを格納した第２記憶装置と、前記監視装
   置の制御の下で前記ＣＰＵが選択的に該第１記憶装置お
   よび第２記憶装置に格納されたプログラムを処理するよ
   うに構成されたマルチプレクサとを前記情報処理装置に
   備え、前記監視装置が暴走を検出した際に、該第２記憶
   装置に格納されたプログラムを実行することによって正
   常動作を復帰することを特徴とする電子機器におけるプ
   ログラム暴走監視方式。