JPH02307140A - バッファストレイジの置換制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図、第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａｌ　　一実施例の説明（第２図） （ｂ）　　他の実施例の説明 発明の効果 〔概要〕 メインメモリの内容の一部を格納するバッファストレイ
ジにおいて、 バッファストレイジの内容を置換するためのバッファス
トレイジの置換制御方式に関し、ＬＲＵメモリやその周
辺回路の故障によって生じる特定ウェイへの置換を防止
し、性能低下を軽減することを目的とし、 メインメモリの一部を格納するバッファメモリと、該バ
ッファメモリの内容の該メインメモリとの対応表を格納
するタグメモリとの組合わせを複数有するセットアソシ
アティブに構成された複数のウェイと、該ウェイ間のア
クセスされた順序を記憶するＬＲＵメそり部とを有し、
該バッファメモリの置換が生じた時に、該ＬＲＵメモリ
部を参照して置換すべきウェイを決定するバッファスト
レイジの置換制御方式において、該ＬＲＵメモリ部の故
障を検出する故障検出回路と、該複数のウェイからラン
ダムに置換するウェイを決定する決定回路とを設け、該
ＬＲＵメモリ部の故障検出時に、該決定回路の内容によ
り置換するウェイを決定する。

〔産業上の利用分野〕 本発明は、メインメモリの内容の一部を格納するバッフ
ァストレイジにおいて、バフファストレイジの内容を置
換するためのバフファストレイジの置換制御方式に関す
る。

バッファストレイジは、メインメモリ　（主記憶袋りの
データの内、使用頻度の高いデータを格納し、プロセッ
サが高速アクセスするために用いられ、キャッシュメモ
リとも称されている。

このようなバフファストレイジでは、フルアソシアティ
ブに構成すると、バッファの衝突が生じるため、セット
アソシアティブに構成されている。

セットアソシアティブに構成されたバッファストレイジ
では、バッファストレイジに対象となるデータがない場
合に、メインメモリからデータを持ってきて、バッファ
ストレイジ内の以前のデータと置換えるバッファ置換え
をＬ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅ
ｄ）アルゴリズムにより決定する。

このパフファストレイジの置換え制御においては、障害
があっても、円滑に置換え制御が行われることが望まれ
ている。

〔従来の技術〕

第３図はセットアソシアティブの説明図である。

メインメモリ１の列ＣをＯ〜１２７、行ｒを０〜ｎと仮
定すると、バッファメモリ２ａは列Ｃ−〇〜１２７の構
成となる。

バッファメモリ２ａは、列アドレス（実際はアドレスの
下位アドレス）でアクセスされるため、行アドレスが不
明となる。

このため、バッファメモリ２ａに対応して、タグメモリ
２ｂが設けられ、バッファメモリ２ａの各列の内容のメ
インメモリ１における行アドレス（実際はアドレスの上
位アドレス）を格納しておく。

従って、タグメモリ２ａを列アドレス（下位アドレス）
で参照すれば、バッファメモリ２ａに格納されたデータ
の行アドレス（上位アドレス）が得られ、この行アドレ
スとアクセスすべき行アドレスを参照すれば、バッファ
メモリ２ａに当該行、列アドレスのデータが存在するか
がわかる。

この時、１行分のバッファメモリ２ａだと、１つの列に
対し１つの行のデータしか格納できず、同一の列アドレ
スの命令とデータが続くと、データ参照毎にこのバッフ
ァメモリ２ａの当該列の内容が書替えられてしまい、バ
ッファの衝突と呼ばれる問題が生じる。

これを防ぐ方法として、バッファメモリ２ａを２ａ、２
ｂの如く複数行分持たせ、これに対応してタグメモリ３
ａも３ａ、３ｂの如く複数行分設け、同一の列から幾つ
かのブロックを同時に格納するセットアソシアティブの
構成が用いられる。

このセットアソシアティブの構成では、バッファメモリ
とタグメモリの１組のセントをウェイと呼んでいる。

ところで、所望のアドレスのデータがタグメモリを参照
して、バッファメモリ内に見付からない時は、そのアド
レスの列のデータを追い出し・メイメモリからそのアド
レスの内容を新たに引き出し、当該列に書込むバッファ
の置換を行う必要がある。

ところが、セットアソシアティブでは、複数のウェイが
存在するため、どのウェイを置換えれば、最も効率的か
問題となる。

このため、ＬＲＵアルゴリズムが用いられ、列アドレス
に対してアクセスされたウェイの順序を格納し、その列
アドレスに対し最も古くアクセスされたウェイの内容を
置換するようにしている。

第４図は従来技術の説明図である。

バッファメモリ２ａ〜２ｄは４つ有し、これに応じてタ
グメモリ３ａ〜３ｄも４つ有する４ウエイのセットアソ
シアティブな構成のバッファストレイジを示している。

通常の動作は、アドレスレジスタ６の下位アドレス（列
アドレス）でタグメモリ３ａ〜３ｄをアクセスし、当該
下位アドレスの格納上位アドレス（行アドレス）を引き
出し、ＢＳＩＩＩ御回路５でアドレスレジスタ６の上位
アドレスと比較する。

一致するものがあれば、バッファメモリ２ａ〜２ｄにそ
のアドレスの内容が存在するから、下位アドレスでバッ
ファメモリ２ａ〜２ｄをアクセスし、格納内容を引き出
し、ＢＳ選択回路５が一致したバッファメモリ２ａ〜２
ｄの内容を選択回路７ｂで選択することによって当該ア
ドレスの内容が読み出しデータとして得られる。

逆に、ＢＳ制御回路５で上位アドレスの一致が得られな
いと、バッファメモリ２ａ〜２ｄにそのアドレスの内容
は存在しないので、メインメモリｌから先づレジスタ７
ａにそのアドレスのデータを置換データとして持ってく
る。

これをどのバッファメモリ２ａ〜２ｄに入れるかを決定
するため、ＬＲＵメモリ部（ユニット）４が用いられる
。

ＬＲＵメモリ４ａは、各下位アドレスに応じてウェイ間
のアクセスされた順序を、トーナメント方式或いは全ウ
ェイ間の新旧を記憶する方式により、符号化し記憶して
おくものである。

従って、ＬＲＵメモリ４ａを下位アドレスでアクセスし
、その内容を引き出し、リプレース決定回路４ｂで最も
古く使用されたウェイを決定し、このウェイを置換する
ＢＳ書き込み制御信号を出力する。

これにより、そのウェイのタグメモリ３ａ〜３ｄに下位
アドレスに対応して、上位アドレスが、そのウェイのバ
ッファメモリ２３〜２ｄに下位アドレスに対応して置換
データが書込まれ、置換が行われる。

〔発明が解決しようとする課題〕

このように従来技術では、ＬＲＵメモリの内容によって
置換ウェイが一部に決定されていた。

しかしながら、ＬＲＵメモリ４ａやその周辺回路（レジ
スタ等）に故障が生じると、置換ウェイを示すデータ列
の一部分あるいは全体が固定される場合がある。

このため、各ウェイ間の内の一部分のウェイのみを置換
するよう制御され、性能低下を引き起こすという問題が
生じていた。

従って、本発明は、ＬＲ１Ｊメモリやその周辺回路の故
障によって生じる特定ウェイへの置換を防止し、性能低
下を軽減することのできるバフファストレイジの置換制
御方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、メインメモリｌの一部
を格納するバッファメモリ２３〜２ｄと、該バッファメ
モリ２ａ〜２ｄの内容の該メインメモリｌとの対応表を
格納するタグメモリ３３〜３ｄとの組合わせを複数有す
るセットアソシアティブに構成された複数のウェイと、
該ウェイ間のアクセスされた順序を記憶するＬＲＵメモ
リ部４とを有し、該バッファメモリ２ａ〜２ｄの置換が
生じた時に、該ＬＲＵメモリ部４を参照して置換すべき
ウェイを決定するバッフプストレイジの置換制御方式に
おいて、該ＬＲＵメモリ部４の故障を検出する故障検出
回路８と、該複数のうエイからランダムに置換するウェ
イを決定する決定回路９とを設け、ｉ５ｔ、Ｒｕメモ９
部４の故障検出時に、該決定回路９の内容により置換す
るウェイを決定するものである。

〔作用〕

本発明は、置換ウェイをランダムに決定する決定回路９
を設け、故障検出回路８によってＬＲＵメモリ部４の故
障を検出すると、決定回路９によってランダムに置換ウ
ェイを決定するようにしている。

このため、ＬＲＵメモリ部４の故障によって特定ウェイ
への置換を防止し、ランダムに置換ウェイを決定し、性
能低下の軽減を図ることができる。

〔実施例〕

（ａ）一実施例の説明 第２図は本発明の一実施例構成図であり、第１図のＬＲ
Ｕユニット４を示している。

図中、第１図、第４図で示したものと同一のものは、同
一の記号で示しである。

ＬＲＵメモリ４ａは、下位アドレス毎に、複数ウェイ間
のアクセスされた順序を符号化して格納してあり、ＬＲ
Ｕアドレスレジスタ４Ｃの下位アドレスによってアクセ
スされる。

アクセスされたＬＲＵメモリ４ａのデータは、ＬＲＵリ
ード・データ・レジスタ４ｄにセットされ、リプレース
決定回路４ｂでＬＲＵメモリ４ａのデータをもとに置換
すべきウェイが決定される。

一方、ＬＲＵアドレス・レジスタ４Ｃ及びＬＲＵリード
・データ・レジスタ４ｄは故障検出回路８のパリティチ
ェック回路８ａ、８ｂに接続され、パリティチェックに
よるアドレス、データのエラー検出がなされる。

パリティチェック回路８ａ、８ｂの出力は、オア回路８
Ｃを介しセレクタ１０の出力選択を行う。

前述の決定回路９はカウンタで構成され、−マシンサイ
クル毎にカウントする。

セレクタ１０は、オア回路８Ｃの出力により、リプレー
ス決定回路４ｂと、カウンタで構成された決定回路９の
出力を選択し、リプレースウェイ・レジスタ４ｅに出力
する。

このように構成されているので、故障検出回路８がＬＲ
Ｕメモリ４ａ、レジスタ４ｃ、４ｄの故障を、パリティ
チェック回路８ａ、８ｂによって検出しない限り、オア
回路８Ｃの出力はオフであり、セレクタ１０は、リプレ
ース決定回路４ｂの出力を選択し、リプレースウェイ・
レジスタ４ｅの入力とする。

一方、ＬＲＵメモリ４　ａ　％　レジスタ４ｃ、４ｄの
故障によりデータが変化し、パリティチェック回路８ａ
又は８ｂによってエラー検出されると、オア回路８Ｃの
出力がオンとなり、セレクタ１０によって、リプレース
決定回路４ｂの出力が切り離され、カウンタ９の出力が
リプレースウェイ・レジスタ４ｅに接続される。

即ち、カウンタ９の値を置換すべきウェイとして出力す
る。

バッファストレイジの置換は、カウンタ９のマシンサイ
クル毎の動作とは無関係に生じるとみなせるため、バッ
ファストレイジ置換時のカウンタ９の出力値はランダム
であると考えることができる。

そのため、置換するウェイをランダムに決定することが
でき、特定のウェイへの置換の集中を防ぐことができる
。

この実施例では、故障検出を、ＬＲＵメモリ４ａの入力
と出力のパリティチェックで行っているので、簡易に故
障検出ができる。

又、カウンタ９とセレクタ１０を設けることで実現でき
るので、簡易な構成で実現できる。

（ｂ）他の実施例の説明 前述の実施例では、決定回路９をマシンサイクル毎動作
するカウンタで構成しているが、他の周知のランダム発
生器を用いてもよく、故障検出回路８も他の周知の構成
のものであってもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、 ■　ＬＲＵメモリ部に故障が生じた時に、ＬＲＵメモリ
部の出力を用いず、決定回路のランダムな出力を用いる
ので、特定ウェイのみの置換を防ぎ、性能低下を軽減で
きるという効果を奏する。

■　又、少量のハードウェアの付加により実現できると
いう効果も奏し、性能低下軽減を簡易に実現する。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図はセットアソシアティブの説明図、第４図は従来
技術の説明図である。 図中１．１−・メインメモリ、 ２ａ〜２ｄ−パンツアメモリ、 ３ａ〜３ｄ−タグメモリ、 ４・−・ＬＲＵメモリ部、 ８・−・故障検出回路、 ９−決定回路。 特許出願人　　　富士通株式会社 代理人弁理士　　山　谷　晧　榮 木たＢ１４ｅＸＮ訂 第１図 １２；　ＢｓｌさＡａＪ１ｍｇ号 一実施例構成図 第２図 メインメ毛り１ 芝ットアソシアテイグの説朗日 塩３図 従束挾＃ｆｃ９説刈目

Claims (1)

1. 【特許請求の範囲】 メインメモリ（１）の一部を格納するバッファメモリ（
   ２ａ〜２ｄ）と、該バッファメモリ（２ａ〜２ｄ）の内
   容の該メインメモリ（１）との対応表を格納するタグメ
   モリ（３ａ〜３ｄ）との組合わせを複数有するセットア
   ソシエイティブに構成された複数のウェイと、 該ウェイ間のアクセスされた順序を記憶するＬＲＵメモ
   リ部（４）とを有し、 該バッファメモリ（２ａ〜２ｄ）の置換が生じた時に、
   該ＬＲＵメモリ部（４）を参照して置換すべきウェイを
   決定するバッファストレイジの置換制御方式において、 該ＬＲＵメモリ部（４）の故障を検出する故障検出回路
   （８）と、 該複数のウェイからランダムに置換するウェイを決定す
   る決定回路（９）とを設け、 該ＬＲＵメモリ部（４）の故障検出時に、該決定回路（
   ９）の内容により置換するウェイを決定することを 特徴とするバッファストレイジの置換制御方式。