JPS63163649A

JPS63163649A - Ｌｒｕエラ−処理方式

Info

Publication number: JPS63163649A
Application number: JP61310367A
Authority: JP
Inventors: Fumio Aono; 青野　文雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1988-07-07
Anticipated expiration: 2011-10-09
Also published as: JP2541528B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕本発明はデータ処理装置に関し、特にキャッシュ記憶装
置のＬ　）（Ｕエラー処冴方式に関する。

（従来の技術）セットアソシアティブ方式のキャッシュ記憶装置では、
主記憶が２ｎバイトずつのブロックに分割されている。

さらに、メモリアドレスの下位ｎビットは、上記ブロッ
ク内のアドレスを表わしている。下位ｎビットを除いた
ブロックアドレスの下位ｍビットが等しいブロックの集
合はセットと呼ばれ、主記憶は２ｎ個のセットに分けら
れる。各セットに対してキャッシュ記憶には通常、複数
のブロックが用意され、それぞれはレベルと呼ばれてい
る。すなわち、レベル数ｆｔ２とすれば、各セットごと
にブロックアドレスの下位ｍビットが等しく、残りの上
位ビットが異なる２個の記憶ブロックをキャッシュ記憶
上にもつことができる。以上の構成を第２図および第３
図に示す。各セットの各レベルごとに記憶ブロックの上
位アドレスが異なっているため、これらを記憶しておく
記憶装置群が必要である。この記憶装置群は、アドレス
アレイと呼ばれる。

さて、主記憶装置上のひとつの記憶ブロック金キャッシ
ュ記憶装置に転送するとき、そのブロックアドレスの下
位ｍビットによって決定さレルセットに対応した２レベ
ルのキャッシュ記憶ブロックのなかに未使用のレベルが
ひとつもなければ、どれかひとつのレベルに記憶されて
いるブロックをキャッシュ上から追出して置換える必要
がある。このとき、追出すべきレベルを決定する方法に
はいくつかあるが、最も以前に参照されたブロックを以
後最も使用頻度の低いであろうとして追出丁方法はＬＲ
Ｕ方法と呼ばれて、現在広く利用されている。

ＬａＵ方式では各セットごとにＬＲＵメモリを備え、２
個のレベルがどの順序で参照されたかという履歴を記憶
している。置換の際には、１４Ｕロジツクによって置換
対象のレベルがひとつだけ選ばれて指示される。

いま、このＬＲＩＪロジックが０個、または複数個のレ
ベルの置換全対象として指示されたものとすれば、成る
ひとつのレベルを決定することができないために処理が
停止する等、システムに重大な影＃を与える。しかし、
これを避けろためにＬＲＵメモリ、およびＬＲＴＪロジ
ックを２重化すれば、性能の劣化は完全に防止できても
、そのためのハードウェア量の増加が大きく、またキャ
ッシュ容量の増加に伴ってもハードウェア量が増大して
しまう。

（発明が解決しようとする問題点〕上述した従来のＬＲＵ方式では各ビットごとにＬＲＵメ
モリをもつため、ＬＲＵロジックが０個、または複数個
のレベルの置換を対象として指示されたものと丁れば、
成るひとつのレベルを決定することができないため、シ
ステム性能に重大な影＃を与えるという欠点がある。こ
れを避けるためにＬＲ１Ｊメモリ、およびＬＲＵロジッ
クを２重化すれば、性能の劣化は防止できても、ハード
ウェア量が増加してゆくと云う欠点がある。

本発明の目的は、置換えられるべきひとつの記憶ブロッ
クＩＩ、ＲＵ方式によって決定し、指示すろ際に、指示
の異常を検出することができろようにしておき、異常が
検出された場合には上記指示の代りに置換えブロックを
生成するため、キャッシュ割付き禁止レベルとキャッシ
ュ非実装レベルとを考慮して乱数回路で乱数を発生し、
上記指示か、あるいは乱数回路の出力かを選択すること
によって上記欠点を除去し、性能の劣化やノ・−ドウエ
ア量の増加がないように構成したＬＲＵエラー処理方式
を提供することにある。

（問題点を解決するための手段）本発明によるＬＲＵエラー処理方式は異常検出手段と、
乱数回路と、選択手段とを具備して構成したものである
。

異常検出手段は、セットアソシアティブ方式のキャッシ
ュ記憶装置で置換されるべきひとつの記憶ブロック＝ｚ
ＬＲｔＪ方式によって決定して指定する際に、指示の異
常を検出するためのものである。

乱数回路は、異常が検出されたときにキャッシュ割付は
禁止レベルとキャッシュ非実装レベルとを考慮して発生
した乱数によって、指示のは供えブロックを決定するた
めのものである。

選択手段は指示か、あるいは乱数回路の出力かｆ：異常
検出手段の出力に応じて選択し、異常検出手段によって
異常が認められたときに乱数回路の出力をキャッシュ置
換えの対象として出力するためのものである。

（実施例）次に、本発明について図面全参照して説明する。

第１図は、本発明によるＬＲＵエラー処理方式を実現す
る一実施例を示すブロック図である。

第１図において、１１は要求メモリアドレスレジスタ、
１１１はメモリブロックアドレス上位ビット、１１２は
メモリブロックアドレス下位ビット、１１３はブロック
内アドレス領域、１２はアドレスアレイ、１３はＬＲＵ
メモリ、１４はアドレス比較回路、１５はＬＲＵ論理回
路、１６はＬＲＵエラー検出回路％　１９は乱数回路。

１８はＬＲＵ出力また乱数回路１９出力を選択するため
の第１のセレクタ、１７は未割付はレベル、またはＬＲ
Ｕ指示レベルを選択するための第２のセレクタである。

演＄ｉ、装置や入出力装置から、メモリ制御装置に対し
てメモリアクセス要求が送出されると、要求アドレスレ
ジスタ１１のうち、メモリブロックアドレスの下位部分
、すなわち七ントアドＬ’ス１１２の内容がアドレスア
レイ１２とＬｌ（。

Ｕメモ＋７１３とに送られ、それぞれの内容が読出され
る。アドレスアレイ１２から読出された当該セットの各
キャッシュレベルの上位アドレスは、アドレス比較回路
１４において要求アドレスの上位アドレス（メモリブロ
ックアドレス上位ビット）１１１と比較される。比較の
結果、一致するものがあれば、そのレベル番号Ｃが出力
される。

この場合、キャッシュ内に必要なメモリデータが存在し
ているので、キャツシュヒツト扱いとなり、ヒツトした
キャッシュのブロックに対して要求に応じた処理が行わ
れろ。このケースでは、Ｌ几Ｕメモリ１３から読出され
たデータは無視される。

いっぽう、キャツシュヒツトしなかった場合、すなわち
アドレス比較回路１４によるアドレスの比較において一
致するレベルの存在しなかったならば、キャッシュミス
となって主記憶装置からキャッシュメモリへ要求アドレ
ス（要求メモリアドレス領域１ｌ）１に含むメモリブロ
ックを転送する必要が生ずる。このとき、転送先として
キャッシュメモリ内の対応するセットの各レベルのなか
から適当なレベルをひとつだけ選ばなければならない。

しかし、有効なデータの書込まれていない未使用のレベ
ルがひとつでも存在すれば、そのレベルが転送先として
選ばれる。未使用のレベルが複数個存在した場合には、
いずれを選択してもよい妙ζ通常、若番のレベルが選ば
れる。この選択は、アドレスアレイ１２から読出された
データをもとにして、アドレス比較回路１４によって行
われ、選択された未使用のレベルの番号（ｆ）が制御信
号（ｊ）によって＠２のセレクタ１７からキャッシュ割
付はレベル信号（ｄ）として出力される。

同じくキャッシュミスの場合で、キャッシュの当該セッ
トの全部のレベルに有効なデータが存在しているならば
、いずれかルベルのブロックの内容を追出して、その後
に必要なメモリデータを転送しなくてはならない。その
際、どのレベルを選ぶかはＬＲＵメモリ１３の内容をも
とにしてＬ　１％　Ｕ論理回路１５によって決定され、
第１のセレクタ１８および第２のセレクタ１７全通して
キャッシュ割付はレベル番号（ｄ）として出力される。

また、キャツシュヒツト、あるいはキャッシュミスのい
ずれの場合にも当該セットに対応したＬＲＵメモリ１３
の内容が更新され、当該メモリアクセスにおいて使用さ
れたレベルが最新のアクセスレベルとなるように書替え
られる。

ここで、ＬＲＵメモリ１３．あるいはＬＲＵ論理回路１
５に障害が発生し、実装されていないレベルを指示した
夕、同時に２つ以上のレベルを指示したシ、あるいはい
ずれのレベルも指示しないなどの状態に陥ると、エラー
検出回路１６によって上記状態が検出される。そこで、
第１のセレクタ１８を切替えることによって。

ＬＲＵ論理回路１５からの信号の代りに乱数回路１９の
出力が第２のセレクタ１７に送出される。

通常の状態において乱数回路１９は、キャッシュメモリ
のレベル番号のすべてを等しい確率で乱数的に発生する
。しかし、キャッシュメモリのレベルのいずれかがデグ
レードレベル指定信号（ａ）によって割付は禁止に指定
されているときには、そのレベルを指示すろ乱数が発生
すると、その乱数よりひとつ大きな数が出力される。こ
こで、このようにして選ばれたレベルがやはり割付は禁
止になっている場合には、さらにひとつ大きなレベル番
号が指示される。また、最大のレベル番号をもつレベル
が割付は禁止の場合には、代りに最小の番号のレベルが
選ばれる。

さて、キャッシュメモリのレベル数と容ｆｋヲ小さくし
た廉価なシステムを構成する場合にも、使用しないレベ
ルは上記と同様に、割付は禁止の扱いとすることにより
対応できる。

しかし、一般に実装されるレベルには連続的なレベル番
号が付与されるため、非実装レベルを指丁乱数は丁べて
実装レベルの最小番号を指示することになってしまう。

丁なわち、例えば実装可能レベルがＯ〜３０４レベルが
あり、これらのうち０．１の２レベルしか実装されてい
ない場合には、乱数で２．３のレベルが発生すると、指
示されるレベルはいずれもレベルＯとなり、レベルＯが
指示される確巻が全体の÷に上ってしまう。

この偏１ｔ−避けるためには、乱数回路１９にキャッシ
ュ実装レベル数指定信号（ｂ）を入力し、この信号によ
って発生する乱数の範囲を制限する方法が採用しである
。具体的には、実装可能レベルがＯ〜３の４レベルで、
実装レベルが０−１の２レベルの場合には、発生した乱
数のレベル番号の２進数表現の上位１ピツ）１常時Ｏと
して、０〜３の乱数を０〜１の乱数とする等の方式が採
用しである。

（発明の効果）以上説明したように本発明は、置喚見られろべきひとつ
の記憶ブロック１ＬＲＵ方式によって決定し、指示する
際に、指示後の異常を検出することができるようにして
おき、異常が検出された場合には上記指示の代りに置換
えブロックを発生するため、キャッシュ割付は禁止レベ
ルとキャッシュ非実装レベルと全考慮して乱数回路で乱
数を発生し、上記指示か、あるいは前記乱数回路の出力
かを選択することによって、ＬＲＵエラーが発生した際
、その障害によりシステムを停止させることなく対処す
ることが可能であると云う効果がある。

また、ＬＲＵメモリの間欠障害が原因のエラーや、固定
障害であっても、その範囲が限られている場合にはメモ
リ系の性節低下を無視できる範囲にとどめて処理を継続
することができると云う効果がある。

さらに、本方式に要するノ１−ドウエアは極小でアク、
キャッシュのレベル数を増加してもノ１−ドウエア量の
増加はわずかで済むため経済的である。また、キャッシ
ュのレベル数を少なくして使用する場合にも、同等の機
能を発揮することができると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるＬｌ（、Ｕエラー処理方式の一
実施例を示すブロック構成図である。第２図は、メモリアドレスを示す説明図である。第３図は、セットアソシアティブ方式のキャッシュ記憶
を示す概念図である。１１・・・要求メモリアドレスレジスタ１１１　・・・
メモリブロックアドレス上位ビット１１２・・・メモリ
ブロックアドレス下位ビット１１３・・・ブロック内ア
ドレス１２・・・アドレスアレイ１３・・・ＬＲＵメモリ１４・・・アドレス比較回路１５・・・ＬＲＵ論理回路１６・・・ＬＲＵエラー検出回路１７．１８・・・セレクタ１９・・・乱数回路３１・・・メモリおよびキャッシュの単位セット３２・
・・キャッシュ内の単位ブロックａ　−ｆ・・・信号

Claims

【特許請求の範囲】

セットアソシアティブ方式のキャッシュ記憶装置で置換
されるべきひとつの記憶ブロックをＬＲＵ方式によつて
決定して指定する際に前記指示の異常を検出するための
異常検出手段と、前記異常が検出されたときにキャッシ
ュ割付け禁止レベルとキャッシュ非実装レベルとを考慮
して発生した乱数によつて前記指示の置換えブロックを
決定するための乱数回路と、前記指示か、あるいは前記
乱数回路の出力かを前記異常検出手段の出力に応じて選
択し、前記異常検出手段によつて異常が認められたとき
に前記乱数回路の出力をキャッシュ置換えの対象として
出力するための選択手段とを具備して構成したことを特
徴とするＬＲＵエラー処理方式。