JPH0230587B2 - - Google Patents
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- JPH0230587B2 JPH0230587B2 JP59007128A JP712884A JPH0230587B2 JP H0230587 B2 JPH0230587 B2 JP H0230587B2 JP 59007128 A JP59007128 A JP 59007128A JP 712884 A JP712884 A JP 712884A JP H0230587 B2 JPH0230587 B2 JP H0230587B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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Description
【発明の詳細な説明】
［発明の利用分野］
本発明は半導体基板上に走査回路および光電変
換膜を集積化した固体撮像素子に関するものであ
る。
換膜を集積化した固体撮像素子に関するものであ
る。
［発明の背景］
固体撮像素子を構成する有力な担手として
CCD（Charge Coupled Devices）およびMOS型
（MOSスイツチのソース接合を光ダイオードとし
て利用する素子）の２種類が考えられてきた。こ
れらの素子はいずれも集積度の高いMOSプロセ
ス技術を用いて製作できるという利点を有してい
る。しかし乍ら、感光部が電極の下（CCDの場
合）または走査スイツチおよび信号出力線と同一
平面上（MOS型の場合）にあるため、電極やス
イツチ部により光の入射がさまたげられる領域が
多く、すなわち光損失が大きいという欠点があ
る。さらに、感光部と走査部が前述のように同一
平面上にあるため絵素の占有面積が大きく、すな
わち絵素の集積度を上げることが出来なくて解像
度を上げることができないという問題点を有して
いる。
CCD（Charge Coupled Devices）およびMOS型
（MOSスイツチのソース接合を光ダイオードとし
て利用する素子）の２種類が考えられてきた。こ
れらの素子はいずれも集積度の高いMOSプロセ
ス技術を用いて製作できるという利点を有してい
る。しかし乍ら、感光部が電極の下（CCDの場
合）または走査スイツチおよび信号出力線と同一
平面上（MOS型の場合）にあるため、電極やス
イツチ部により光の入射がさまたげられる領域が
多く、すなわち光損失が大きいという欠点があ
る。さらに、感光部と走査部が前述のように同一
平面上にあるため絵素の占有面積が大きく、すな
わち絵素の集積度を上げることが出来なくて解像
度を上げることができないという問題点を有して
いる。
これら問題点（光感度，解像度）を解決する構
造として、発明者らは走査部の上に感光用の光電
変換膜を設ける二階建構造の固体撮像素子を出願
した（特願昭49―76372，特出願昭49年７月５
日）。この二階建固体撮像素子をMOS型素子で構
成した場合を例にとり、素子構造の概略を第１図
に示す。１は第１導電型の半導体基板、２は走査
回路（図示せず）あるいは走査回路の出力によつ
て開閉するスイツチを構成するMOS電界効果ト
ランジスタであり、ソース３、ドレイン４、ゲー
ト５とから成る。６は感光材料となる光電変換
膜、また７は光電変換膜を駆動する電圧印加用の
透明電極である。この図から分るように、半導体
基板１と走査回路およびスイツチ２を集積化した
走査IC基板と６および７から成る光電変換部と
が二階建構造になつている。したがつて、面積利
用率が高く絵素当りの寸法９が小さくなる。すな
わち解像度が高い。光電変換部が入射光１０に対
して上部にあるため光損失がなく、光感度が高
い。さらに、光電変換膜を選択することにより所
望の分光感度を得ることができる等、従来の固体
撮像素子に較べて極めて優れた性能を期待するこ
とができるものである。
造として、発明者らは走査部の上に感光用の光電
変換膜を設ける二階建構造の固体撮像素子を出願
した（特願昭49―76372，特出願昭49年７月５
日）。この二階建固体撮像素子をMOS型素子で構
成した場合を例にとり、素子構造の概略を第１図
に示す。１は第１導電型の半導体基板、２は走査
回路（図示せず）あるいは走査回路の出力によつ
て開閉するスイツチを構成するMOS電界効果ト
ランジスタであり、ソース３、ドレイン４、ゲー
ト５とから成る。６は感光材料となる光電変換
膜、また７は光電変換膜を駆動する電圧印加用の
透明電極である。この図から分るように、半導体
基板１と走査回路およびスイツチ２を集積化した
走査IC基板と６および７から成る光電変換部と
が二階建構造になつている。したがつて、面積利
用率が高く絵素当りの寸法９が小さくなる。すな
わち解像度が高い。光電変換部が入射光１０に対
して上部にあるため光損失がなく、光感度が高
い。さらに、光電変換膜を選択することにより所
望の分光感度を得ることができる等、従来の固体
撮像素子に較べて極めて優れた性能を期待するこ
とができるものである。
反面、この二階建素子の難点は従来の固体撮像
素子に較べて光電変換膜を走査領域に製作する工
程が増えるため、製作歩留りが低くなることであ
る。発明者らの素子製作結果によれば、本素子の
歩留りは従来素子の1/3以下に減少し本素子の実
現上大きな問題となり得ることが判明した。
素子に較べて光電変換膜を走査領域に製作する工
程が増えるため、製作歩留りが低くなることであ
る。発明者らの素子製作結果によれば、本素子の
歩留りは従来素子の1/3以下に減少し本素子の実
現上大きな問題となり得ることが判明した。
［発明の目的］
本発明の目的は上記の問題点を改良すること、
すなわち必要最小限の製作工程数で素子が形成さ
れる二階建撮像素子の製造方法を提供しようとす
るものである。
すなわち必要最小限の製作工程数で素子が形成さ
れる二階建撮像素子の製造方法を提供しようとす
るものである。
［発明の概要］
本発明は、上記目的を達成するため通常のIC
製作技術で製作した走査用IC基板の上部に絶縁
酸化膜を形成し、MOSトランジスタの所定の接
合領域上の酸化膜を除去しこの上部に前記接合部
と導通した絵素形成用の二次元状電極パターンを
製作するようにしたものである。
製作技術で製作した走査用IC基板の上部に絶縁
酸化膜を形成し、MOSトランジスタの所定の接
合領域上の酸化膜を除去しこの上部に前記接合部
と導通した絵素形成用の二次元状電極パターンを
製作するようにしたものである。
［発明の実施例］
以下、本発明を実施例を参照して詳細に説明す
る。第２図は本発明による二階建撮像素子の製作
工程を示す図である。ここでは、二次元状に多数
配列される絵素のうち、説明を明確にするため隣
接する２絵素を示した。
る。第２図は本発明による二階建撮像素子の製作
工程を示す図である。ここでは、二次元状に多数
配列される絵素のうち、説明を明確にするため隣
接する２絵素を示した。
(a) 先ず、第１導電型（例えばＰ型）のシリコン
半導体基板１１上に、0.1μm程度のシリコン酸
化膜（SiO2）、続いてSiO2膜の上部にシリコン
窒化膜（Si3N4）を形成する（Ｐ型不純物濃度
は例えは1015個／cm3）。ホトエツチングにより
ソース，ゲート，ドレイン領域に相当する領域
に相当する領域１２の窒化膜を残し、他の領域
の窒化膜およびその下の酸化膜を除去する。続
いて、酸化を行うと窒化膜の除去された領域に
はシリコン酸化膜１３（通常は1μm程度）が成
長する。この後、残されていた窒化膜およびそ
の下の酸化膜をエツチングにより除去する。こ
の酸化膜形成法はLOCOS法（Local
Oxidation of Silicon）としてよく知られてい
る技術である。
半導体基板１１上に、0.1μm程度のシリコン酸
化膜（SiO2）、続いてSiO2膜の上部にシリコン
窒化膜（Si3N4）を形成する（Ｐ型不純物濃度
は例えは1015個／cm3）。ホトエツチングにより
ソース，ゲート，ドレイン領域に相当する領域
に相当する領域１２の窒化膜を残し、他の領域
の窒化膜およびその下の酸化膜を除去する。続
いて、酸化を行うと窒化膜の除去された領域に
はシリコン酸化膜１３（通常は1μm程度）が成
長する。この後、残されていた窒化膜およびそ
の下の酸化膜をエツチングにより除去する。こ
の酸化膜形成法はLOCOS法（Local
Oxidation of Silicon）としてよく知られてい
る技術である。
(b) 次に、ゲート酸化膜として使用するシリコン
酸化膜（0.05〜0.1μm）を形成し、続いて、そ
の上にゲート電極用の多結晶シリコン（0.2〜
0.5μm）を形成する。ホトエツチング技術によ
りゲート電極領域を残し、その他の領域の多結
晶シリコンおよびその下の酸化膜を除去する。
このようにして、ゲート電極１４，ゲート酸化
膜１５を形成する。さらに、このゲート電極領
域をマスクにして基板１１の中へ第２導電型の
不純物（例えばリン（Ｐ）原子，ヒ素（As）
原子など）を熱拡散し、ソース１６およびドレ
イン１７を形成する。この拡散工程においてゲ
ート電極用の多結晶シリコン１４の中へも第２
導電型の不純物が拡散され、多結晶シリコンは
動作上問題ない程度まで導電率が高くなる。
酸化膜（0.05〜0.1μm）を形成し、続いて、そ
の上にゲート電極用の多結晶シリコン（0.2〜
0.5μm）を形成する。ホトエツチング技術によ
りゲート電極領域を残し、その他の領域の多結
晶シリコンおよびその下の酸化膜を除去する。
このようにして、ゲート電極１４，ゲート酸化
膜１５を形成する。さらに、このゲート電極領
域をマスクにして基板１１の中へ第２導電型の
不純物（例えばリン（Ｐ）原子，ヒ素（As）
原子など）を熱拡散し、ソース１６およびドレ
イン１７を形成する。この拡散工程においてゲ
ート電極用の多結晶シリコン１４の中へも第２
導電型の不純物が拡散され、多結晶シリコンは
動作上問題ない程度まで導電率が高くなる。
(c) ゲート，ソース接合，ドレイン接合形成後、
絶縁用の酸化膜１８（一般にＰ原子入りSiO2
膜がCVD法等によつて作られる）を0.3〜
0.6μm程度形成する。続いて、所望のソースあ
るいはドレイン上の酸化膜１８をホトエツチン
グにより除去し（いわゆるコンタクト孔の形成
である），0.5〜1.0μmの金属膜（通常Al）を蒸
着する。ホトエツチングにより所望のAlパタ
ーン１９を残して、不要な部分のAlを除去す
る（このAlパターンは信号の取出しや電圧印
加用の配線として使用される）。(a)から(c)まで
の工程によつて、半導体基板上の走査回路（図
示せず）や位置選択用のスイツチ２０を集積化
した走査用IC基板２１が製作される。この製
作プロセス（(a)〜(c)）は従来のIC製法と同じ
であり、本発明の素子はさらに以下の(d)〜(g)ま
での工程によつて作製される。
絶縁用の酸化膜１８（一般にＰ原子入りSiO2
膜がCVD法等によつて作られる）を0.3〜
0.6μm程度形成する。続いて、所望のソースあ
るいはドレイン上の酸化膜１８をホトエツチン
グにより除去し（いわゆるコンタクト孔の形成
である），0.5〜1.0μmの金属膜（通常Al）を蒸
着する。ホトエツチングにより所望のAlパタ
ーン１９を残して、不要な部分のAlを除去す
る（このAlパターンは信号の取出しや電圧印
加用の配線として使用される）。(a)から(c)まで
の工程によつて、半導体基板上の走査回路（図
示せず）や位置選択用のスイツチ２０を集積化
した走査用IC基板２１が製作される。この製
作プロセス（(a)〜(c)）は従来のIC製法と同じ
であり、本発明の素子はさらに以下の(d)〜(g)ま
での工程によつて作製される。
(d) (c)までの工程で走査用IC基板のAl配線（こ
のAl配線は第１層目である）の形成が完了し、
続いて、絶縁と上部に形成される光電変換膜中
の不純物による汚染を防止する保護膜の役割を
果す絶縁膜２２（0.5〜1.0μm）を形成する。本
絶縁膜２２は一般に用いられているSiO2膜で
もよいし、緻密度の高く汚染を強力に防止する
シリコン窒化膜（Si3N4）でもよい。あるい
は、SiO2とSi3N4の２層重ね合せ構造でもよ
い。
のAl配線は第１層目である）の形成が完了し、
続いて、絶縁と上部に形成される光電変換膜中
の不純物による汚染を防止する保護膜の役割を
果す絶縁膜２２（0.5〜1.0μm）を形成する。本
絶縁膜２２は一般に用いられているSiO2膜で
もよいし、緻密度の高く汚染を強力に防止する
シリコン窒化膜（Si3N4）でもよい。あるい
は、SiO2とSi3N4の２層重ね合せ構造でもよ
い。
(e) スイツチ２０の(c)図ではコンタクト孔を設け
なかつた接合領域上にコンタクト孔２３を形成
する。本コンタクト孔２３はホトエツチングに
より先ず所望の領域の絶縁膜２２を除去した
後、残されている絶縁膜２２をエツチング用マ
スクにして絶縁膜１８を除去する。
なかつた接合領域上にコンタクト孔２３を形成
する。本コンタクト孔２３はホトエツチングに
より先ず所望の領域の絶縁膜２２を除去した
後、残されている絶縁膜２２をエツチング用マ
スクにして絶縁膜１８を除去する。
(f) 続いて、第２層目の金属膜を0.3〜1.0μm程度
蒸着する。この金属膜は一般のAlの他Cr，
Mo，Ｗなどの耐熱性，耐腐食性の材料であれ
ばいずれも使用可能である。本金属膜をホトエ
ツチングにより所望の領域だけ残すことにより
光電変換の単位寸法，すなわち絵素を決める電
極２４が形成される。本電極は(c)図で形成した
配線１９に対して２層目であり、MOSスイツ
チの接合とはコンタクト孔２３を通してオーミ
ツク接触がとれ、１層目配線１９と絶縁膜２２
により電気的に分離されている。説明の便宜上
絵素電極の平面図を第３図に示す。２４′は絵
素を決める電極パターンで、二次元状に配列さ
れている。各電極パターンの形上はテレビ画面
の縦横比に応じた長方形でもよいし、又は正方
向でも構わない（図示せず）。ここで、各電極
間の間隔ｄは現時点ではエツチング技術精度に
よつて決まり４〜5μm、将来精度が上つた場合
は、絵素間の相互作用を防止するための最小寸
法によつて決まり、光電変換膜として使用する
材料にも依存するが0.5〜2.0μmである。
蒸着する。この金属膜は一般のAlの他Cr，
Mo，Ｗなどの耐熱性，耐腐食性の材料であれ
ばいずれも使用可能である。本金属膜をホトエ
ツチングにより所望の領域だけ残すことにより
光電変換の単位寸法，すなわち絵素を決める電
極２４が形成される。本電極は(c)図で形成した
配線１９に対して２層目であり、MOSスイツ
チの接合とはコンタクト孔２３を通してオーミ
ツク接触がとれ、１層目配線１９と絶縁膜２２
により電気的に分離されている。説明の便宜上
絵素電極の平面図を第３図に示す。２４′は絵
素を決める電極パターンで、二次元状に配列さ
れている。各電極パターンの形上はテレビ画面
の縦横比に応じた長方形でもよいし、又は正方
向でも構わない（図示せず）。ここで、各電極
間の間隔ｄは現時点ではエツチング技術精度に
よつて決まり４〜5μm、将来精度が上つた場合
は、絵素間の相互作用を防止するための最小寸
法によつて決まり、光電変換膜として使用する
材料にも依存するが0.5〜2.0μmである。
(g) 絵素用電極形成後、光電変換膜２５を１〜
5μm蒸着あるいはスパツタする。光電変換膜と
しては撮像用電子管によく使用されているSe
―As―Te、Cd―Se、PbO、アモルフアスSi等
があり、前述の膜厚はこれら材料と絵素に必要
な容量によつて決まる。ここで、光電変換膜は
横方向の抵抗が十分大きいため絵素毎に分離す
る必要はなく全面がつながつたままの状態でよ
い（絵素寸法は前述の電極２４の寸法によつて
決まる）。続いて、光電変換膜を駆動するため
の電圧を印加する透明電極２６（例えばSnO2，
InO2など）が蒸着あるいはスパツタされ本素
子の製作が完了する。
5μm蒸着あるいはスパツタする。光電変換膜と
しては撮像用電子管によく使用されているSe
―As―Te、Cd―Se、PbO、アモルフアスSi等
があり、前述の膜厚はこれら材料と絵素に必要
な容量によつて決まる。ここで、光電変換膜は
横方向の抵抗が十分大きいため絵素毎に分離す
る必要はなく全面がつながつたままの状態でよ
い（絵素寸法は前述の電極２４の寸法によつて
決まる）。続いて、光電変換膜を駆動するため
の電圧を印加する透明電極２６（例えばSnO2，
InO2など）が蒸着あるいはスパツタされ本素
子の製作が完了する。
［発明の効果］
以上、実施例を用いて詳細を説明したように、
本発明の二階建型固体撮像素子は通常の製造プロ
セスで製作した走査IC用基板に、絶縁膜の形成，
本絶縁膜への穴あけ，絵素電極パターンの形成，
光電変換膜および透明電極の形成と最小限の工程
数によつて製作される。したがつて、高性能を期
待できる二階建固体撮像素子の構造および製造方
法としては極めて簡潔であり、歩留りおよび信頼
度の向上を図ることができるという実用上大きな
効果がある。
本発明の二階建型固体撮像素子は通常の製造プロ
セスで製作した走査IC用基板に、絶縁膜の形成，
本絶縁膜への穴あけ，絵素電極パターンの形成，
光電変換膜および透明電極の形成と最小限の工程
数によつて製作される。したがつて、高性能を期
待できる二階建固体撮像素子の構造および製造方
法としては極めて簡潔であり、歩留りおよび信頼
度の向上を図ることができるという実用上大きな
効果がある。
なお、上記の実施例では走査用IC基板を構成
する素子としてMOS電界効果トランジスタを使
用したが、CCD（Ｃharge Ｃoupled Ｄevice）
素子を用いた場合も上記実施例と同一のプロセス
工程によつて素子の製作を行うことができる（こ
の場合は、上記実施例のMOSトランジスタで構
成された走査用IC基板をCCDで構成された走査
IC基板で置き換えればよい）。さらに、本発明の
主旨を逸脱しない範囲で、構成素子として接合型
電界効果トランジスタあるいはバイポーラトラン
ジスタが使用できる。
する素子としてMOS電界効果トランジスタを使
用したが、CCD（Ｃharge Ｃoupled Ｄevice）
素子を用いた場合も上記実施例と同一のプロセス
工程によつて素子の製作を行うことができる（こ
の場合は、上記実施例のMOSトランジスタで構
成された走査用IC基板をCCDで構成された走査
IC基板で置き換えればよい）。さらに、本発明の
主旨を逸脱しない範囲で、構成素子として接合型
電界効果トランジスタあるいはバイポーラトラン
ジスタが使用できる。
第１図は二階建固体撮像素子の構造の概略を示
す図、第２図は本発明による二階建固体撮像素子
の製造工程を示す図、第３図は本発明による二階
建固体撮像素子の絵素を構成する電極の平面レイ
アウトパターンを説明する図である。 １１：半導体基板、１４：ゲート電極、１５：
ゲート絶縁膜、１６，１７：ソース，ドレイン領
域。
す図、第２図は本発明による二階建固体撮像素子
の製造工程を示す図、第３図は本発明による二階
建固体撮像素子の絵素を構成する電極の平面レイ
アウトパターンを説明する図である。 １１：半導体基板、１４：ゲート電極、１５：
ゲート絶縁膜、１６，１７：ソース，ドレイン領
域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に二次元状に設け
られた第２導電型の第１及び第２の不純物領域か
らなる電界効果型スイツチ手段を備えた集積回路
基板の上部に光電変換膜を有する二階建構造の固
体撮像素子の製造方法において、 上記電界効果型スイツチ手段形成後の上記集積
回路基板上に第１の絶縁膜を形成し、上記第２の
不純物領域の上部に信号取り出し用の電極を設
け、上記第１の絶縁膜及び上記信号取り出し用電
極上に第２の絶縁膜を形成し、上記第１の不純物
領域上の上記第１及び第２の絶縁膜の所定部分を
除去し、上記第１の不純物領域とオーミツク接触
のとれた絵素形成用の電極パターンを上記電界効
果型スイツチ手段の各々に対応させて形成し、こ
の電極パターン上に光電変換機能を有する光導電
性膜と、この光導電性膜の駆動用電圧を印加する
透明電極とを形成することを特徴とする固体撮像
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007128A JPS59139672A (ja) | 1984-01-20 | 1984-01-20 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007128A JPS59139672A (ja) | 1984-01-20 | 1984-01-20 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139672A JPS59139672A (ja) | 1984-08-10 |
| JPH0230587B2 true JPH0230587B2 (ja) | 1990-07-06 |
Family
ID=11657437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007128A Granted JPS59139672A (ja) | 1984-01-20 | 1984-01-20 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139672A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333524A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Solid state pickup device |
-
1984
- 1984-01-20 JP JP59007128A patent/JPS59139672A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333524A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Solid state pickup device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139672A (ja) | 1984-08-10 |
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