JPH02304945A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH02304945A JPH02304945A JP12423789A JP12423789A JPH02304945A JP H02304945 A JPH02304945 A JP H02304945A JP 12423789 A JP12423789 A JP 12423789A JP 12423789 A JP12423789 A JP 12423789A JP H02304945 A JPH02304945 A JP H02304945A
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
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- H05K3/064—Photoresists
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- H—ELECTRICITY
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- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
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- H—ELECTRICITY
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、IC(集積回路)、LSI(大規模集積回路
)チップ等の半導体素子を導電パターンが形成されてい
る回路配線基板上へ実装する方法に関し、特に、配線基
板における導電パターンの形成から半導体素子の電極又
はフィルムキャリア等の外部リード群を配線基板の対応
する導電パターンに接続するに至る一連の技術分野にて
利用することができる。
)チップ等の半導体素子を導電パターンが形成されてい
る回路配線基板上へ実装する方法に関し、特に、配線基
板における導電パターンの形成から半導体素子の電極又
はフィルムキャリア等の外部リード群を配線基板の対応
する導電パターンに接続するに至る一連の技術分野にて
利用することができる。
従来の技術
近年、半導体素子を多数個用いた薄型、小型で高密度実
装のデバイス、機器の開発が促進されてきている。例え
ば、ポケットテレビ、携帯型のワードプロセッサ及びそ
のメモリカード等があり、これらは、いずれも多数個の
Ic5LSIを一定の面積を有する基板上に高密度に実
装しなければならない。このIC5LSIの薄型、高密
度実装の手段として、フリップチップ方式、フィルムキ
ャリア方式等が公知である。
装のデバイス、機器の開発が促進されてきている。例え
ば、ポケットテレビ、携帯型のワードプロセッサ及びそ
のメモリカード等があり、これらは、いずれも多数個の
Ic5LSIを一定の面積を有する基板上に高密度に実
装しなければならない。このIC5LSIの薄型、高密
度実装の手段として、フリップチップ方式、フィルムキ
ャリア方式等が公知である。
フリップチップ方式は、半導体素子電極と配線パターン
とを相互に位置合せした後、これらを半田付けで接合す
るか、又は半導体素子電極側の金属に配線パターン金属
と合金を生成せしめる金属を用い、熱もしくは超音波に
より共晶反応を得て電気的接続を得るようにしたもので
ある。
とを相互に位置合せした後、これらを半田付けで接合す
るか、又は半導体素子電極側の金属に配線パターン金属
と合金を生成せしめる金属を用い、熱もしくは超音波に
より共晶反応を得て電気的接続を得るようにしたもので
ある。
フィルムキャリア方式は、ワイヤボンディング方式のワ
イヤの代りに、エツチングして作った銅箔のフィンガを
用いて、半導体素子の電極に接続された外部リード端子
群と配線パターンとの電気的接続を得るようにしたもの
である。
イヤの代りに、エツチングして作った銅箔のフィンガを
用いて、半導体素子の電極に接続された外部リード端子
群と配線パターンとの電気的接続を得るようにしたもの
である。
さらに、異方性導電膜を用いる接続方式がある。
これは基板の配線パターンとバンプ付チップとの間に異
方性導電樹脂の膜を挿置し、チップを加圧して樹脂を加
熱溶融することで、樹脂中の導電性粒子がバンプと配線
パターンとの間の電気的接続を成すものである。
方性導電樹脂の膜を挿置し、チップを加圧して樹脂を加
熱溶融することで、樹脂中の導電性粒子がバンプと配線
パターンとの間の電気的接続を成すものである。
発明が解決しようとする課題
上述の接続方式において、フリップチップ方式では、半
導体素子及び配線パターンに高温、高圧を加えるため、
配線基板の反りやひずみなどの問題が生じたり、ポリエ
ステルフィルム基材と金属箔とにより構成されているよ
うなフレキシブルプリント基板では、基材が熱により変
形してしまうため、適用することができない、又、接続
部は合金などにより固着されているため、外部からの機
械的な衝撃や震動、更には、接合部周辺の環境温度の変
化の際に素子母材と配線基板との熱膨張係数の違いから
発生する熱応力により、配線基板の反りやひずみが発生
し、これが顕著な場合には、接続部のはく離が生じるこ
とがある。
導体素子及び配線パターンに高温、高圧を加えるため、
配線基板の反りやひずみなどの問題が生じたり、ポリエ
ステルフィルム基材と金属箔とにより構成されているよ
うなフレキシブルプリント基板では、基材が熱により変
形してしまうため、適用することができない、又、接続
部は合金などにより固着されているため、外部からの機
械的な衝撃や震動、更には、接合部周辺の環境温度の変
化の際に素子母材と配線基板との熱膨張係数の違いから
発生する熱応力により、配線基板の反りやひずみが発生
し、これが顕著な場合には、接続部のはく離が生じるこ
とがある。
フィルムキャリア方式においてら、半田付けなどにより
接続を行っているため、フリップチップ方式の場合と同
様の問題がある。又、配線パターン間の線間絶縁性を良
好に保ちながら線間50μmピッチ以下の高密度実装は
非常に困難である。
接続を行っているため、フリップチップ方式の場合と同
様の問題がある。又、配線パターン間の線間絶縁性を良
好に保ちながら線間50μmピッチ以下の高密度実装は
非常に困難である。
異方性導電膜による接続方式では、接続部周辺の環境温
度や湿度の変化による異方性導電膜の膨張収縮のため、
異方性導電膜の垂直方向の接続抵抗値が均一とならない
。また、導電体を樹脂中に分散させているため、線間5
0μmピッチ以下の微小ピッチ実装では、横方向の絶縁
性を確保することは困難である。
度や湿度の変化による異方性導電膜の膨張収縮のため、
異方性導電膜の垂直方向の接続抵抗値が均一とならない
。また、導電体を樹脂中に分散させているため、線間5
0μmピッチ以下の微小ピッチ実装では、横方向の絶縁
性を確保することは困難である。
又、基板の配線パターンは、通常、Cu、 Al1.
ITO(インジウム・スズ酸化物)などを母体としてお
り、劣化しゃすいCu、八eなどは絶縁樹脂による保護
膜が必要であり、特に、半導体素子電極又はリード群と
の配線パターンの接続部は更にAuメッキ、Snメッキ
又は半田メッキ等の処理を施す必要がある。
ITO(インジウム・スズ酸化物)などを母体としてお
り、劣化しゃすいCu、八eなどは絶縁樹脂による保護
膜が必要であり、特に、半導体素子電極又はリード群と
の配線パターンの接続部は更にAuメッキ、Snメッキ
又は半田メッキ等の処理を施す必要がある。
本発明は上記事情にかんがみてなされたもので、配線パ
ターンの母材に関しメッキ処理など劣化に対して特別な
考慮を必要とせず、かつ半導体素子電極又はリード群と
配線パターンとの接続を十分な導電性を確保しながら微
小線間ピッチをもって行うことができる高密度実装方法
を提供することを目的とする。
ターンの母材に関しメッキ処理など劣化に対して特別な
考慮を必要とせず、かつ半導体素子電極又はリード群と
配線パターンとの接続を十分な導電性を確保しながら微
小線間ピッチをもって行うことができる高密度実装方法
を提供することを目的とする。
課題を解決するための手段
本発明によれば、半導体素子の電極又は外部リード端子
群と相対する配線基板上の配線パターンを、導電性を有
するレジスト材料にて形成し、前記電極又は外部リード
端子群及び配線パターンを、相互に位置合せした後、前
記レジスト材料を介して、加圧及び加熱することで相互
の電気的接続を行うようにした半導体素子の実装方法が
提供される。
群と相対する配線基板上の配線パターンを、導電性を有
するレジスト材料にて形成し、前記電極又は外部リード
端子群及び配線パターンを、相互に位置合せした後、前
記レジスト材料を介して、加圧及び加熱することで相互
の電気的接続を行うようにした半導体素子の実装方法が
提供される。
作用
本発明方法では、配線パターンを形成した後に配線パタ
ーン上に正確に残っているレジスト材料は除去されるこ
となく配線パターンの保護膜として機能すると共に半導
体素子と配線パターンとの接続部では導電性接合剤とし
て機能している。
ーン上に正確に残っているレジスト材料は除去されるこ
となく配線パターンの保護膜として機能すると共に半導
体素子と配線パターンとの接続部では導電性接合剤とし
て機能している。
実施例
以下、添付図面に例示した本発明の好適な実施例を参照
して、本発明による半導体素子の実装方法を詳述する。
して、本発明による半導体素子の実装方法を詳述する。
第1図(a)には、配線板基材1の片面に配線パターン
母材2が付着されており、その上に配線パターン形成材
料である導電性レジスト材3が塗布されている状態が示
されている。配線板基材lとしては、リジッド板ではガ
ラスエポキシ、紙−フェノール、ガラス、酸化アルミナ
系セラミックなど、フレキシブル板ではポリエステルフ
ィルム、ポリイミドフィルムなどとすることができる。
母材2が付着されており、その上に配線パターン形成材
料である導電性レジスト材3が塗布されている状態が示
されている。配線板基材lとしては、リジッド板ではガ
ラスエポキシ、紙−フェノール、ガラス、酸化アルミナ
系セラミックなど、フレキシブル板ではポリエステルフ
ィルム、ポリイミドフィルムなどとすることができる。
配線バターン母材2としては、AQ、 Cuなどが使用
される。
される。
導電性レジスト材3は変性アクリレート系、フェノール
ノボラック系、又はエポキシ系などの樹脂を基材とし、
これにそれぞれ対応する光硬化開始剤、Ag、 Niな
どの導電性を有する無機又は有機の物質、そして熱可塑
性樹脂又はロジンなどの熱接着性材料を含んだものとす
ることができる。更に、熱硬化性触媒を添加して実装後
におけるレジスト材の耐湿性、耐熱性などの特性を向上
させることができる。又、このレジスト材3の塗布はス
ピンコード又はロールコートなど適当な手段を用いて行
われるが、その際のレジスト材3の粘度を反応性希釈剤
又は有機溶剤にて調整することもできる。
ノボラック系、又はエポキシ系などの樹脂を基材とし、
これにそれぞれ対応する光硬化開始剤、Ag、 Niな
どの導電性を有する無機又は有機の物質、そして熱可塑
性樹脂又はロジンなどの熱接着性材料を含んだものとす
ることができる。更に、熱硬化性触媒を添加して実装後
におけるレジスト材の耐湿性、耐熱性などの特性を向上
させることができる。又、このレジスト材3の塗布はス
ピンコード又はロールコートなど適当な手段を用いて行
われるが、その際のレジスト材3の粘度を反応性希釈剤
又は有機溶剤にて調整することもできる。
その後、通常のウェット又はドライエツチング工程を経
て、第1図(b)に示すような配線パターン4が形成さ
れる。例えば、ウェットエツチング工程においては、塗
布された導電性レジスト材3を乾燥した後、配線パター
ンマスク越しに例えばUV(紫外線)光による露光が行
われ、所望のパターン部上のレジスト材だけを硬化させ
る。次いで、酢酸エチル、メチルエチルケトンなどの有
機溶剤の単品又は混合物にて未硬化部のレジスト材を除
去し、次いで配線パターン母材2の露出されている不要
金属部分を例えば第二塩化鉄の溶液にて除去し、そして
水洗乾燥することで所望の配線パターン4を得ることが
できる。この配線パターン4は実装しようとする半導体
素子5(第1図(C)参照)に設けられた対応電極とほ
ぼ同一幅、同一ピッチで形成される。
て、第1図(b)に示すような配線パターン4が形成さ
れる。例えば、ウェットエツチング工程においては、塗
布された導電性レジスト材3を乾燥した後、配線パター
ンマスク越しに例えばUV(紫外線)光による露光が行
われ、所望のパターン部上のレジスト材だけを硬化させ
る。次いで、酢酸エチル、メチルエチルケトンなどの有
機溶剤の単品又は混合物にて未硬化部のレジスト材を除
去し、次いで配線パターン母材2の露出されている不要
金属部分を例えば第二塩化鉄の溶液にて除去し、そして
水洗乾燥することで所望の配線パターン4を得ることが
できる。この配線パターン4は実装しようとする半導体
素子5(第1図(C)参照)に設けられた対応電極とほ
ぼ同一幅、同一ピッチで形成される。
次いで、第1図(c)のように、配線パターン4上のレ
ジスト材3を残したまま′、いわゆるフリップチップと
呼ばれている半導体素子5の電極6(又はフィルムキャ
リア等の外部リード端子群)とこれらに対応する配線パ
ターン4とを相互に位置合せする。なお、本実施例では
、半導体素子5の電極6はCr−Cu又はTi−Pdな
どの多層金属膜で形成されたものとしている。しかし、
コスト的に不利であるが、それら電極上にAu、 Cu
、 Ni、半田などのバンプが形成されている半導体素
子を利用することもできる。
ジスト材3を残したまま′、いわゆるフリップチップと
呼ばれている半導体素子5の電極6(又はフィルムキャ
リア等の外部リード端子群)とこれらに対応する配線パ
ターン4とを相互に位置合せする。なお、本実施例では
、半導体素子5の電極6はCr−Cu又はTi−Pdな
どの多層金属膜で形成されたものとしている。しかし、
コスト的に不利であるが、それら電極上にAu、 Cu
、 Ni、半田などのバンプが形成されている半導体素
子を利用することもできる。
第1図(d)は、半導体素子5及び対応の配線パターン
4の位置合せの後、それらを矢印7の方向に加圧すると
共に加熱して、レジスト材3の導電性及び熱接着性によ
り相互の電気的接続及び接合が得られた状態を示してい
る。このときの加圧圧力は10〜200に9/cl、加
熱温度はレジスト材3の温度が加圧冶具から半導体素子
5を介しての伝熱により又は超音波加熱により100〜
200℃になるように調整され、圧着時間は5秒〜5程
度度である。
4の位置合せの後、それらを矢印7の方向に加圧すると
共に加熱して、レジスト材3の導電性及び熱接着性によ
り相互の電気的接続及び接合が得られた状態を示してい
る。このときの加圧圧力は10〜200に9/cl、加
熱温度はレジスト材3の温度が加圧冶具から半導体素子
5を介しての伝熱により又は超音波加熱により100〜
200℃になるように調整され、圧着時間は5秒〜5程
度度である。
その後、必要に応じて半導体素子との電気的接続に寄与
していない配線パターン上のレジスト材の更なる硬化、
オーバコートなどを施してもよい。
していない配線パターン上のレジスト材の更なる硬化、
オーバコートなどを施してもよい。
第2図は本発明による実装方法のうち、特に半導体素子
の圧着工程に関する別な実施例を示すものである。この
実施例において、第1図の実施例の(a)〜(C)の工
程が同じなので省略しである。
の圧着工程に関する別な実施例を示すものである。この
実施例において、第1図の実施例の(a)〜(C)の工
程が同じなので省略しである。
第2図において、半導体素子5及び対応の配線パターン
を位置合せした後、それらを加圧及び加熱するが、この
とき、これらの間に介在するレジスト材3が押し出され
て半導体素子5の電極6及び配線パターン4の周辺を覆
うようになるまで続けられる。このように、半導体素子
5の電極6及び配線パターン4が包囲された状態で接合
されるので、素子電極及び配線パターン母材2が特に劣
化しやすい素材の使用が可能となる。この場合、レジス
ト材塗布工程における塗布厚み及び加圧及び加熱工程に
おける圧着条件などを適宜調整することによって、第1
図の実施例と同一の操作にて実装を行うことができる。
を位置合せした後、それらを加圧及び加熱するが、この
とき、これらの間に介在するレジスト材3が押し出され
て半導体素子5の電極6及び配線パターン4の周辺を覆
うようになるまで続けられる。このように、半導体素子
5の電極6及び配線パターン4が包囲された状態で接合
されるので、素子電極及び配線パターン母材2が特に劣
化しやすい素材の使用が可能となる。この場合、レジス
ト材塗布工程における塗布厚み及び加圧及び加熱工程に
おける圧着条件などを適宜調整することによって、第1
図の実施例と同一の操作にて実装を行うことができる。
発明の効果
本発明によれば以下の効果を奏することができる。
(1) 配線パターン形成材料として導電性を有する
レジスト材を用い、このレジスト材自身が半導体素子の
電極と配線パターンとの接合材料として用いてりるので
、パターン形成後のレジスト材のはく離工程を削減する
ことができる。
レジスト材を用い、このレジスト材自身が半導体素子の
電極と配線パターンとの接合材料として用いてりるので
、パターン形成後のレジスト材のはく離工程を削減する
ことができる。
(2)半導体素子の電極と配線パターンとの接合はレジ
スト材の熱接着性を利用しているので、合金を作りにく
い配線パターン材料や処理をしにくい配線パターン、例
えばITO等の材料とでも容易に電気的接続を得ること
ができる。
スト材の熱接着性を利用しているので、合金を作りにく
い配線パターン材料や処理をしにくい配線パターン、例
えばITO等の材料とでも容易に電気的接続を得ること
ができる。
(3)接合剤としてのレジスト材は配線パターン上にの
み存在しかつその熱接着性を利用するのみであるので、
異方性導電膜による接続の場合のようにパターンのピッ
チを十分にとる必要がなく、半田付けや合金化の場合の
ような接続時に発生する余剰の半田や合金による電極パ
ッド間又は配線パターン間の電気的短絡を発生させるこ
となく、高密度の微小ピッチパターンに対して適用でき
る。
み存在しかつその熱接着性を利用するのみであるので、
異方性導電膜による接続の場合のようにパターンのピッ
チを十分にとる必要がなく、半田付けや合金化の場合の
ような接続時に発生する余剰の半田や合金による電極パ
ッド間又は配線パターン間の電気的短絡を発生させるこ
となく、高密度の微小ピッチパターンに対して適用でき
る。
(4) レジスト材は半田等の金属に比しヤング率の大
きな高分子材料であるため、外部からの機械的衝撃や振
動、あるいは接続部周辺の環境温度の変化等により発生
する熱応力を吸収緩和することができ、従来の接続方式
に比し信頼性の高い接続体を得ることができる。
きな高分子材料であるため、外部からの機械的衝撃や振
動、あるいは接続部周辺の環境温度の変化等により発生
する熱応力を吸収緩和することができ、従来の接続方式
に比し信頼性の高い接続体を得ることができる。
(5)更に、実装後のデバイス特性のチェックの段階で
、不良の半導体素子が発見された場合、半田付は等によ
る接続では半導体素子のはく離に300℃以上の温度を
かける必要があったが、本発明では例えば200℃以下
の低温で行うことができる。
、不良の半導体素子が発見された場合、半田付は等によ
る接続では半導体素子のはく離に300℃以上の温度を
かける必要があったが、本発明では例えば200℃以下
の低温で行うことができる。
4図面の簡単な説明
第1図(a)〜(d)は本発明による実装方法の工程を
示す図、第2図は本発明による実装方法の別の実施例を
示す図である。
示す図、第2図は本発明による実装方法の別の実施例を
示す図である。
l・・配線板基材、2・・配線パターン母材、3・・レ
ジスト材、4・・配線パターン、5・・半導体素子、6
・・電極。
ジスト材、4・・配線パターン、5・・半導体素子、6
・・電極。
Claims (1)
- 【特許請求の範囲】 1半導体素子の電極又は外部リード端子群と相対する配
線基板上の配線パターンを、導電性を有するレジスト材
料にて形成し、前記電極又は外部リード端子群及び配線
パターンを、相互に位置合せした後、加圧及び加熱して
前記レジスト材料により相互に接続したことを特徴とす
る半導体素子の実装方法。 2請求項1記載の方法において、加圧及び加熱する工程
は半導体素子の電極又は外部リード端子群及びこれらに
対応する配線基板上の配線パターンがこれらの間から押
し出されたレジスト材料によって覆われるまで行うこと
を特徴とする半導体素子の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12423789A JPH02304945A (ja) | 1989-05-19 | 1989-05-19 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12423789A JPH02304945A (ja) | 1989-05-19 | 1989-05-19 | 半導体素子の実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02304945A true JPH02304945A (ja) | 1990-12-18 |
JPH0558659B2 JPH0558659B2 (ja) | 1993-08-27 |
Family
ID=14880364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12423789A Granted JPH02304945A (ja) | 1989-05-19 | 1989-05-19 | 半導体素子の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02304945A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11287862A (ja) * | 1998-02-09 | 1999-10-19 | Sharp Corp | 二次元画像検出器およびその製造方法 |
JP2002074294A (ja) * | 2000-08-25 | 2002-03-15 | Dainippon Printing Co Ltd | 非接触式データキャリア |
-
1989
- 1989-05-19 JP JP12423789A patent/JPH02304945A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11287862A (ja) * | 1998-02-09 | 1999-10-19 | Sharp Corp | 二次元画像検出器およびその製造方法 |
JP2002074294A (ja) * | 2000-08-25 | 2002-03-15 | Dainippon Printing Co Ltd | 非接触式データキャリア |
Also Published As
Publication number | Publication date |
---|---|
JPH0558659B2 (ja) | 1993-08-27 |
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